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1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて
2. インテルAgilex™ FPGA EMIF IP – 概要
3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー
4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号
5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション
6. インテルAgilex FPGA EMIF IP – DDR4のサポート
7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート
8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー
9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー
10. インテルAgilex FPGA EMIF IP – コントローラーの最適化
11. インテルAgilex FPGA EMIF IP – デバッグ
12. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴
3.1.1. インテルAgilex EMIFのアーキテクチャー: I/Oサブシステム
3.1.2. インテルAgilex EMIFのアーキテクチャー: I/O SSM
3.1.3. インテルAgilex EMIFのアーキテクチャー: I/Oバンク
3.1.4. インテルAgilex EMIFのアーキテクチャー: I/Oレーン
3.1.5. インテルAgilex EMIFのアーキテクチャー: 入力DQSクロックツリー
3.1.6. インテルAgilex EMIFのアーキテクチャー: PHYクロックツリー
3.1.7. インテルAgilex EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク
3.1.8. インテルAgilex EMIFのアーキテクチャー: クロックの位相アライメント
4.1.1.1. DDR4のlocal_reset_req
4.1.1.2. DDR4のlocal_reset_status
4.1.1.3. DDR4のpll_ref_clk
4.1.1.4. DDR4のpll_locked
4.1.1.5. DDR4のac_parity_err
4.1.1.6. DDR4のoct
4.1.1.7. DDR4のmem
4.1.1.8. DDR4のstatus
4.1.1.9. DDR4のafi_reset_n
4.1.1.10. DDR4のafi_clk
4.1.1.11. DDR4のafi_half_clk
4.1.1.12. DDR4のafi
4.1.1.13. DDR4のemif_usr_reset_n
4.1.1.14. DDR4のemif_usr_clk
4.1.1.15. DDR4のctrl_amm
4.1.1.16. DDR4のctrl_amm_aux
4.1.1.17. DDR4のctrl_auto_precharge
4.1.1.18. DDR4のctrl_user_priority
4.1.1.19. DDR4のctrl_ecc_user_interrupt
4.1.1.20. DDR4のctrl_ecc_readdataerror
4.1.1.21. DDR4のctrl_ecc_status
4.1.1.22. DDR4のctrl_mmr_slave
4.1.1.23. DDR4のhps_emif
4.1.1.24. DDR4のemif_calbus
4.1.1.25. DDR4のemif_calbus_clk
4.1.2.1. QDR-IVのlocal_reset_req
4.1.2.2. QDR-IVのlocal_reset_status
4.1.2.3. QDR-IVのpll_ref_clk
4.1.2.4. QDR-IVのpll_locked
4.1.2.5. QDR-IVのoct
4.1.2.6. QDR-IVのmem
4.1.2.7. QDR-IVのstatus
4.1.2.8. QDR-IVのafi_reset_n
4.1.2.9. QDR-IVのafi_clk
4.1.2.10. QDR-IVのafi_half_clk
4.1.2.11. QDR-IVのafi
4.1.2.12. QDR-IVのemif_usr_reset_n
4.1.2.13. QDR-IVのemif_usr_clk
4.1.2.14. QDR-IVのctrl_amm
4.1.2.15. QDR-IVのemif_calbus
4.1.2.16. QDR-IVのemif_calbus_clk
4.2.1. ctrlcfg0
4.2.2. ctrlcfg1
4.2.3. dramtiming0
4.2.4. sbcfg1
4.2.5. caltiming0
4.2.6. caltiming1
4.2.7. caltiming2
4.2.8. caltiming3
4.2.9. caltiming4
4.2.10. caltiming9
4.2.11. dramaddrw
4.2.12. sideband0
4.2.13. sideband1
4.2.14. sideband4
4.2.15. sideband6
4.2.16. sideband7
4.2.17. sideband9
4.2.18. sideband11
4.2.19. sideband12
4.2.20. sideband13
4.2.21. sideband14
4.2.22. dramsts
4.2.23. niosreserve0
4.2.24. niosreserve1
4.2.25. sideband16
4.2.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション
4.2.27. ecc4: ステータスとエラー情報
4.2.28. ecc5: 最新のSBEまたはDBEのアドレス
4.2.29. ecc6: 最新のドロップされた訂正コマンドのアドレス
4.2.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張
4.2.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
6.1.1. インテルAgilex EMIF IPにおけるDDR4のパラメーター: General
6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory
6.1.3. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/O
6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O
6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing
6.1.6. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Controller
6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics
6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General
7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory
7.1.3. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O
7.1.4. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Mem Timing
7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller
7.1.6. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Diagnostics
7.1.7. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Example Designs
11.1. インターフェイスのコンフィグレーションにおける性能の問題
11.2. 機能的な問題の評価
11.3. タイミング問題の特性
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証
11.5. ハードウェアのデバッグ・ガイドライン
11.6. ハードウェアの問題の分類
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用
11.10. EMIFオンチップ・デバッグ・ポート
11.11. Efficiency Monitor
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6.3.3.3. x4 DIMMの実装
x4 DQSのコンフィグレーションを使用するDIMMでは、DQS信号を再マッピングし、EMIF IPとJEDEC標準DIMMソケット間の接続で互換性を実現する必要があります。
必要な再マッピングを次の表に示します。このDQSの再マッピングは、RTLロジックまたは回路図の配線接続のいずれかで実装することができます。
DIMM | インテル® Quartus® Prime EMIF IP | |||
---|---|---|---|---|
DQS0 | DQ[3:0] | DQS0 | DQ[3:0] | |
DQS9 | DQ[7:4] | DQS1 | DQ[7:4] | |
DQS1 | DQ[11:8] | DQS2 | DQ[11:8] | |
DQS10 | DQ[15:12] | DQS3 | DQ[15:12] | |
DQS2 | DQ[19:16] | DQS4 | DQ[19:16] | |
DQS11 | DQ[23:20] | DQS5 | DQ[23:20] | |
DQS3 | DQ[27:24] | DQS6 | DQ[27:24] | |
DQS12 | DQ[31:28] | DQS7 | DQ[31:28] | |
DQS4 | DQ[35:32] | DQS8 | DQ[35:32] | |
DQS13 | DQ[39:36] | DQS9 | DQ[39:36] | |
DQS5 | DQ[43:40] | DQS10 | DQ[43:40] | |
DQS14 | DQ[47:44] | DQS11 | DQ[47:44] | |
DQS6 | DQ[51:48] | DQS12 | DQ[51:48] | |
DQS15 | DQ[55:52] | DQS13 | DQ[55:52] | |
DQS7 | DQ[59:56] | DQS14 | DQ[59:56] | |
DQS16 | DQ[63:60] | DQS15 | DQ[63:60] | |
DQS8 | DQ[67:64] | DQS16 | DQ[67:64] | |
DQS17 | DQ[71:68] | DQS17 | DQ[71:68] |
データバス接続のマッピングフロー
- すべてのFPGA DQピンをDIMM DQピンに応じて接続します。再マッピングは必要ありません。
- DQS/DQSnの再マッピングは、ボード回路図またはRTLコードのいずれかで行う必要があります。
- マッピングの例を次に示します。この例では、上の表の値を参照しています。
FPGA (DQS0) to DIMM (DQS0) FPGA (DQS1) to DIMM (DQS9) FPGA (DQS2) to DIMM (DQS1) ... FPGA (DQS16) to DIMM (DQS8) FPGA (DQS17) to DIMM (DQS17)
x4 DQSグループをサポートするボードを設計する際に、 インテル® では、x8モードと互換性のある設計を行うことを推奨しています。次にその理由を示します。
- x4およびx8のDIMMをサポートする柔軟性がもたらされます。
- x8 DQSグループの接続規則を使用することが可能です。
- 一致の実現にx8のタイミング規則を使用することができます。 インテル® では、DIMMインターフェイスを設計する際は、x4/x8相互運用規則に従うことを強く推奨しています。これは、主なユースケースがx4 DIMMのみをサポートすることである場合にも該当します。この規則に従うことにより、デバッグおよび今後の移行が容易になります。いかなる場合でも、x4インターフェイスの2つのニブルの長さ一致の規則は、対応するx8インターフェイスの信号における規則と一致している必要があります。これは、I/Oレーンの両方のx4 DQSグループのデータの終端が同時にオンとオフになるためです。2つのx4 DQSグループのトレース遅延が大幅に異なる場合は、シグナル・インテグリティーに悪影響を与える可能性があります。 インテル® では、IO12レーン内にまとめられている2つのニブルのトレース遅延を単一のx8バイト・レーンと同じガイドラインを使用して一致させることを強く推奨しています。
DQSグループがRTLコードで再マッピングされる場合に必要な確認
- Pin Plannerで、x8 DQSグループを表示し、次の内容を確認します。
- DQ[7:0] がx8グループにあり、DQ[15:8] が別のDQSグループにあることを確認します (他も同様)。
- DSQ0とDQS9がDQ[7:0] のDQSグループに含まれており、DQS1とDQS10がDQ[15:8] のDQSグループに含まれていることを確認します (他も同様)。これは、この項の最初に記載されている表のDIMMの番号付けの規則の列で示されているものです。
- Pin Plannerで、x4 DQSグループを表示し、次の内容を確認します。
- すべてのDQS信号がSおよびSbarとマークされたピン上にあることを確認します。
- DQ[3:0] がDQS0のx4グループにあり、DQ[7:4] がDQS9のx4グループにあることを確認します (他も同様)。これは、この項の最初に記載されている表のDIMMの番号付けの規則の列で示されているものです。
- 回路図で、次のDIMMの接続を確認します。
- DIMMのDQSxがFPGAピン配置のDQSxにマッピングしていることを確認します(xの値は0から17まで)。
- DIMMのDQyがFPGAピン配置のDQyにマッピングしていることを確認します。x4 のDQSグループ内でピンを入れ替え、PCBレイアウトを最適化する余地があることに注意してください。
DQSグループが回路図で再マッピングされる場合に必要な確認
- Pin Plannerで、x8 DQSグループを表示し、次の内容を確認します。
- DQ[7:0] がx8グループにあり、DQ[15:8] が別のDQSグループにあることを確認します (他も同様)。
- DSQ0とDQS1がDQ[7:0] のDQSグループにあり、DQS2とDQS3がDQ[15:8] のDQSグループにあることを確認します (他も同様)。これは、この項の最初に記載されている表で示されている インテル® Quartus® Prime EMIF IPのマッピングです。
- Pin Plannerで、x4 DQSグループを表示し、次の内容を確認します。
- すべてのDQS信号がSおよびSbarとマークされたピン上にあることを確認します。
- DQ[3:0] がDQS0のx4グループにあり、DQ[7:4] がDQS1のx4グループにあることを確認します (他も同様)。これは、この項の最初に記載されている表で示されているインテルQuartus Prime EMIF IPのマッピングです。
- 回路図で、次のDIMMの接続を確認します。
- 上記の表を参照し、DQSがFPGA (インテルQuartus Prime EMIF IP) とDIMMピン配置 (DIMM) 間で再マッピングされていることを確認します。
- DIMMのDQyがFPGAピン配置のDQyにマッピングしていることを確認します。x4 のDQSグループ内でピンを入れ替え、PCBレイアウトを最適化する余地があることに注意してください。