外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

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ID 683216
日付 12/14/2020
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ドキュメント目次
ドキュメント目次 x
1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて 2. インテルAgilex™ FPGA EMIF IP – 概要 3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー 4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号 5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション 6. インテルAgilex FPGA EMIF IP – DDR4のサポート 7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート 8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー 9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー 10. インテルAgilex FPGA EMIF IP – コントローラーの最適化 11. インテルAgilex FPGA EMIF IP – デバッグ 12. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブ 13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴
1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて x
1.1. リリース情報
2. インテルAgilex™ FPGA EMIF IP – 概要 x
2.1. インテルAgilex EMIF IPのプロトコルと機能のサポート 2.2. インテル® Agilex™ EMIF IPのデザインフロー 2.3. インテルAgilex EMIF IPのデザイン・チェックリスト
3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー x
3.1. インテルAgilex EMIFのアーキテクチャー: 概要 3.2. インテルAgilex EMIFのシーケンサー 3.3. インテルAgilex EMIFのキャリブレーション 3.4. インテルAgilex EMIFのコントローラー 3.5. インテルAgilex EMIF IPにおけるユーザーによって要求されるリセット 3.6. ハード・プロセッサー・サブシステム向けインテルAgilex EMIF
3.1. インテルAgilex EMIFのアーキテクチャー: 概要 x
3.1.1. インテルAgilex EMIFのアーキテクチャー: I/Oサブシステム 3.1.2. インテルAgilex EMIFのアーキテクチャー: I/O SSM 3.1.3. インテルAgilex EMIFのアーキテクチャー: I/Oバンク 3.1.4. インテルAgilex EMIFのアーキテクチャー: I/Oレーン 3.1.5. インテルAgilex EMIFのアーキテクチャー: 入力DQSクロックツリー 3.1.6. インテルAgilex EMIFのアーキテクチャー: PHYクロックツリー 3.1.7. インテルAgilex EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク 3.1.8. インテルAgilex EMIFのアーキテクチャー: クロックの位相アライメント
3.1.4. インテルAgilex EMIFのアーキテクチャー: I/Oレーン x
3.1.4.1. AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項
3.3. インテルAgilex EMIFのキャリブレーション x
3.3.1. インテルAgilexのキャリブレーションの段階 3.3.2. インテルAgilexのキャリブレーションにおける段階の説明 3.3.3. インテルAgilexにおけるキャリブレーションのフローチャート 3.3.4. インテルAgilexにおけるキャリブレーション・アルゴリズム
3.4. インテルAgilex EMIFのコントローラー x
3.4.1. ハード・メモリー・コントローラー 3.4.2. インテルAgilexハード・メモリー・コントローラーのレート変換機能
3.4.1. ハード・メモリー・コントローラー x
3.4.1.1. ハード・メモリー・コントローラーの機能 3.4.1.2. ハード・メモリー・コントローラーのメイン制御パス 3.4.1.3. データ・バッファー・コントローラー
3.6. ハード・プロセッサー・サブシステム向けインテルAgilex EMIF x
3.6.1. インテルAgilex EMIF IPとHPSのI/Oバンク使用時の制約
4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号 x
4.1. インテルAgilex EMIF IPのインターフェイスと信号の説明 4.2. インテルAgilex EMIF IPメモリー・マップド・レジスター (MMR) の表
4.1. インテルAgilex EMIF IPのインターフェイスと信号の説明 x
4.1.1. DDR4に対するインテルAgilex EMIF IPインターフェイス 4.1.2. QDR-IVに対するインテルAgilex EMIF IPインターフェイス
4.1.1. DDR4に対するインテルAgilex EMIF IPインターフェイス x
4.1.1.1. DDR4のlocal_reset_req 4.1.1.2. DDR4のlocal_reset_status 4.1.1.3. DDR4のpll_ref_clk 4.1.1.4. DDR4のpll_locked 4.1.1.5. DDR4のac_parity_err 4.1.1.6. DDR4のoct 4.1.1.7. DDR4のmem 4.1.1.8. DDR4のstatus 4.1.1.9. DDR4のafi_reset_n 4.1.1.10. DDR4のafi_clk 4.1.1.11. DDR4のafi_half_clk 4.1.1.12. DDR4のafi 4.1.1.13. DDR4のemif_usr_reset_n 4.1.1.14. DDR4のemif_usr_clk 4.1.1.15. DDR4のctrl_amm 4.1.1.16. DDR4のctrl_amm_aux 4.1.1.17. DDR4のctrl_auto_precharge 4.1.1.18. DDR4のctrl_user_priority 4.1.1.19. DDR4のctrl_ecc_user_interrupt 4.1.1.20. DDR4のctrl_ecc_readdataerror 4.1.1.21. DDR4のctrl_ecc_status 4.1.1.22. DDR4のctrl_mmr_slave 4.1.1.23. DDR4のhps_emif 4.1.1.24. DDR4のemif_calbus 4.1.1.25. DDR4のemif_calbus_clk
4.1.2. QDR-IVに対するインテルAgilex EMIF IPインターフェイス x
4.1.2.1. QDR-IVのlocal_reset_req 4.1.2.2. QDR-IVのlocal_reset_status 4.1.2.3. QDR-IVのpll_ref_clk 4.1.2.4. QDR-IVのpll_locked 4.1.2.5. QDR-IVのoct 4.1.2.6. QDR-IVのmem 4.1.2.7. QDR-IVのstatus 4.1.2.8. QDR-IVのafi_reset_n 4.1.2.9. QDR-IVのafi_clk 4.1.2.10. QDR-IVのafi_half_clk 4.1.2.11. QDR-IVのafi 4.1.2.12. QDR-IVのemif_usr_reset_n 4.1.2.13. QDR-IVのemif_usr_clk 4.1.2.14. QDR-IVのctrl_amm 4.1.2.15. QDR-IVのemif_calbus 4.1.2.16. QDR-IVのemif_calbus_clk
4.2. インテルAgilex EMIF IPメモリー・マップド・レジスター (MMR) の表 x
4.2.1. ctrlcfg0 4.2.2. ctrlcfg1 4.2.3. dramtiming0 4.2.4. sbcfg1 4.2.5. caltiming0 4.2.6. caltiming1 4.2.7. caltiming2 4.2.8. caltiming3 4.2.9. caltiming4 4.2.10. caltiming9 4.2.11. dramaddrw 4.2.12. sideband0 4.2.13. sideband1 4.2.14. sideband4 4.2.15. sideband6 4.2.16. sideband7 4.2.17. sideband9 4.2.18. sideband11 4.2.19. sideband12 4.2.20. sideband13 4.2.21. sideband14 4.2.22. dramsts 4.2.23. niosreserve0 4.2.24. niosreserve1 4.2.25. sideband16 4.2.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション 4.2.27. ecc4: ステータスとエラー情報 4.2.28. ecc5: 最新のSBEまたはDBEのアドレス 4.2.29. ecc6: 最新のドロップされた訂正コマンドのアドレス 4.2.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張 4.2.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション x
5.1. シミュレーションのオプション 5.2. シミュレーションの概要
5.2. シミュレーションの概要 x
5.2.1. キャリブレーション・モード 5.2.2. シミュレーション・スクリプト 5.2.3. Verilog HDLでの機能的なシミュレーション 5.2.4. VHDLでの機能的なシミュレーション 5.2.5. デザイン例のシミュレーション
6. インテルAgilex FPGA EMIF IP – DDR4のサポート x
6.1. インテルAgilex FPGA EMIF IPのパラメーターの説明 6.2. Intel Agilex External Memory Interfaces Intel Calibration IPのパラメーター 6.3. インテルAgilex FPGA EMIF IPのピンおよびリソースのプランニング 6.4. DDR4におけるボード・デザイン・ガイドライン
6.1. インテルAgilex FPGA EMIF IPのパラメーターの説明 x
6.1.1. インテルAgilex EMIF IPにおけるDDR4のパラメーター: General 6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory 6.1.3. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/O 6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O 6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing 6.1.6. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Controller 6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics 6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
6.3. インテルAgilex FPGA EMIF IPのピンおよびリソースのプランニング x
6.3.1. インテルAgilex FPGA EMIF IPのインターフェイス・ピン 6.3.2. インテルAgilex FPGA EMIF IPのリソース 6.3.3. インテルAgilex FPGA EMIF IPにおけるピンのガイドライン
6.3.1. インテルAgilex FPGA EMIF IPのインターフェイス・ピン x
6.3.1.1. ピン要件の見積もり 6.3.1.2. DIMMのオプション 6.3.1.3. インターフェイスの最大数
6.3.2. インテルAgilex FPGA EMIF IPのリソース x
6.3.2.1. OCT 6.3.2.2. PLL
6.3.3. インテルAgilex FPGA EMIF IPにおけるピンのガイドライン x
6.3.3.1. インテルAgilex FPGA EMIF IPのバンク 6.3.3.2. 一般的なガイドライン 6.3.3.3. x4 DIMMの実装 6.3.3.4. 特定のピンの接続要件 6.3.3.5. コマンドおよびアドレス信号 6.3.3.6. クロック信号 6.3.3.7. データ、データストローブ、DM/DBI、およびオプションのECC信号
6.4. DDR4におけるボード・デザイン・ガイドライン x
6.4.1. インテルAgilexデバイスでのDDR4の終端 6.4.2. クラムシェル・トポロジー 6.4.3. 一般的なレイアウトの配線ガイドライン 6.4.4. リファレンス・スタックアップ 6.4.5. さまざまなDDR4トポロジーでのインテルAgilex EMIF固有の配線ガイドライン 6.4.6. DDR4の配線ガイドライン: ディスクリート (コンポーネント) トポロジー 6.4.7. インテルAgilex EMIFのピン入れ替えガイドライン
6.4.1. インテルAgilexデバイスでのDDR4の終端 x
6.4.1.1. ダイナミック・オンチップ終端 (OCT) 6.4.1.2. DDR4におけるダイナミック・オンダイ終端 (ODT) 6.4.1.3. インテルAgilex FPGAデバイスでの終端の選択 6.4.1.4. インテル® Agilex™ FPGAデバイスにおけるオンチップ終端に関する推奨事項
6.4.5. さまざまなDDR4トポロジーでのインテルAgilex EMIF固有の配線ガイドライン x
6.4.5.1. UDIMM、RDIMM、LRDIMM、SODIMMのDDR4トポロジーの1DPC (チャネルあたり1つのDIMM) 6.4.5.2. UDIMM、RDIMM、LRDIMMのDDR4トポロジーの2DPC (チャネルあたり2つのDIMM) 6.4.5.3. SODIMMトポロジーの2DPC (チャネルあたり2つのDIMM) 6.4.5.4. DIMMのコンフィグレーションにおけるスキュー・マッチング・ガイドライン 6.4.5.5. メモリー/DIMM側の電力供給に関する推奨事項
6.4.6. DDR4の配線ガイドライン: ディスクリート (コンポーネント) トポロジー x
6.4.6.1. シングルランクx 8ディスクリート (コンポーネント) トポロジー 6.4.6.2. シングルランクx 16ディスクリート (コンポーネント) トポロジー 6.4.6.3. シングルランクx 8およびRランクx 16のディスクリート (コンポーネント) トポロジーにおけるADDR/CMD基準電圧とRESET信号の配線ガイドライン 6.4.6.4. DDR4ディスクリート・コンフィグレーションのスキュー・マッチング・ガイドライン 6.4.6.5. DDR4ディスクリート・コンフィグレーションの電力供給に関する推奨事項
7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート x
7.1. インテルAgilex FPGA EMIF IPのパラメーターの説明 7.2. Intel Agilex External Memory Interfaces Intel Calibration IPのパラメーター 7.3. インテルAgilex FPGA EMIF IPのピンおよびリソースのプランニング 7.4. QDR-IVにおけるボード・デザイン・ガイドライン
7.1. インテルAgilex FPGA EMIF IPのパラメーターの説明 x
7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General 7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory 7.1.3. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O 7.1.4. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Mem Timing 7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller 7.1.6. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Diagnostics 7.1.7. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Example Designs
7.3. インテルAgilex FPGA EMIF IPのピンおよびリソースのプランニング x
7.3.1. インテルAgilex FPGA EMIF IPのインターフェイス・ピン 7.3.2. インテルAgilex FPGA EMIF IPのリソース 7.3.3. インテルAgilex FPGA EMIF IPにおけるピンのガイドライン
7.3.1. インテルAgilex FPGA EMIF IPのインターフェイス・ピン x
7.3.1.1. ピン要件の見積もり 7.3.1.2. インターフェイスの最大数
7.3.2. インテルAgilex FPGA EMIF IPのリソース x
7.3.2.1. OCT 7.3.2.2. PLL
7.3.3. インテルAgilex FPGA EMIF IPにおけるピンのガイドライン x
7.3.3.1. インテルAgilex FPGA EMIF IPのバンク 7.3.3.2. 一般的なガイドライン 7.3.3.3. QDR IV SRAMのコマンドとアドレス、AP、およびAINV信号 7.3.3.4. QDR IV SRAMのクロック信号 7.3.3.5. QDR IV SRAMのデータ、DINV、QVLD信号 7.3.3.6. 特定のピンの接続要件 7.3.3.7. リソース共有ガイドライン (複数のインターフェイス)
7.4. QDR-IVにおけるボード・デザイン・ガイドライン x
7.4.1. 一般的なレイアウトの配線ガイドライン 7.4.2. リファレンス・スタックアップ 7.4.3. QDR-IVトポロジーの配線ガイドライン 7.4.4. インテルAgilex EMIFのデザイン・ガイドラインの概要
7.4.3. QDR-IVトポロジーの配線ガイドライン x
7.4.3.1. QDR-IVのシングルデバイス・メモリー・トポロジー 7.4.3.2. QDR-IVのコンフィグレーションにおけるスキュー・マッチング・ガイドライン 7.4.3.3. QDR-IVのコンフィグレーションにおける電力供給に関する推奨事項
8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー x
8.1. タイミング・クロージャー 8.2. タイミングの最適化
8.1. タイミング・クロージャー x
8.1.1. タイミング解析
8.1.1. タイミング解析 x
8.1.1.1. PHYまたはコア
9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー x
9.1. I/Oのタイミング・クロージャーの概要 9.2. EMIF IPとともに生成される資料 9.3. SPICEのデッキ 9.4. ファイルの編成 9.5. 最上位のパラメーター化ファイル 9.6. IPで提供される、場合によってはオーバーライドが必要なパラメーター 9.7. マルチランク・トポロジー 9.8. ピンの寄生 9.9. マスク評価
9.3. SPICEのデッキ x
9.3.1. アドレス/コマンドのシミュレーション・デッキ 9.3.2. FPGA書き込み動作のシミュレーション・デッキ 9.3.3. FPGA読み出し動作のシミュレーション・デッキ
10. インテルAgilex FPGA EMIF IP – コントローラーの最適化 x
10.1. インターフェイス規格 10.2. バンク管理による効率 10.3. データ転送 10.4. コントローラーの効率の改善
10.4. コントローラーの効率の改善 x
10.4.1. オートプリチャージ・コマンド 10.4.2. アディティブ・レイテンシー 10.4.3. バンク・インターリーブ 10.4.4. アディティブ・レイテンシーとバンク・インターリーブ 10.4.5. ユーザーが制御するリフレッシュ 10.4.6. 動作周波数 10.4.7. 連続する読み出しまたは書き込み 10.4.8. データの並べ替え 10.4.9. スタベーション制御 10.4.10. コマンドの並べ替え 10.4.11. 帯域幅 10.4.12. コマンドの優先制御の有効化
10.4.1. オートプリチャージ・コマンド x
10.4.1.1. オートプリチャージを使用することによるDDR4インターフェイスでの最大メモリー帯域幅の実現
11. インテルAgilex FPGA EMIF IP – デバッグ x
11.1. インターフェイスのコンフィグレーションにおける性能の問題 11.2. 機能的な問題の評価 11.3. タイミング問題の特性 11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証 11.5. ハードウェアのデバッグ・ガイドライン 11.6. ハードウェアの問題の分類 11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ 11.8. デフォルトのトラフィック・ジェネレーターの使用 11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用 11.10. EMIFオンチップ・デバッグ・ポート 11.11. Efficiency Monitor
11.1. インターフェイスのコンフィグレーションにおける性能の問題 x
11.1.1. インターフェイスのコンフィグレーションのボトルネックと効率に関する問題
11.2. 機能的な問題の評価 x
11.2.1. インテル® IPのメモリーモデル 11.2.2. ベンダーより提供されるメモリーモデル 11.2.3. トランスクリプト・ウィンドウのメッセージ 11.2.4. サンプルドライバーを変更することによる失敗の再現
11.3. タイミング問題の特性 x
11.3.1. FPGAのタイミング問題の評価 11.3.2. 外部メモリー・インターフェイスのタイミング問題の評価
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証 x
11.4.1. Signal Tapロジック・アナライザーでモニターする信号
11.5. ハードウェアのデバッグ・ガイドライン x
11.5.1. 同じ問題を示す単純化されたデザインの作成 11.5.2. 電源供給ネットワークの測定 11.5.3. シグナル・インテグリティーとセットアップおよびホールドマージンの測定 11.5.4. 電圧の変更 11.5.5. 低速での動作 11.5.6. ソフトウェアの以前のバージョンに問題が存在するかの特定 11.5.7. ソフトウェアの現在のバージョンに問題が存在するかの特定 11.5.8. 異なるPCBでの判断 11.5.9. 他のコンフィグレーションでの判断 11.5.10. デバッグのチェックリスト
11.6. ハードウェアの問題の分類 x
11.6.1. シグナル・インテグリティーの問題 11.6.2. ハードウェアとキャリブレーションの問題
11.6.1. シグナル・インテグリティーの問題 x
11.6.1.1. シグナル・インテグリティーの問題の特徴 11.6.1.2. シグナル・インテグリティーの問題の評価
11.6.1.2. シグナル・インテグリティーの問題の評価 x
11.6.1.2.1. スキュー 11.6.1.2.2. クロストーク 11.6.1.2.3. 電力システム 11.6.1.2.4. クロック信号 11.6.1.2.5. アドレスおよびコマンド信号 11.6.1.2.6. 読み出しデータの有効ウィンドウとアイ・ダイアグラム 11.6.1.2.7. 書き込みデータの有効ウィンドウとアイ・ダイアグラム 11.6.1.2.8. OCTとODTの使用
11.6.2. ハードウェアとキャリブレーションの問題 x
11.6.2.1. ポストアンブルのタイミング問題とマージン 11.6.2.2. 断続的な問題の評価
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ x
11.7.1. EMIFデバッグ・ツールキットを使用する際の前提条件 11.7.2. ツールキットを使用するためのデザインのコンフィグレーション 11.7.3. EMIFデバッグ・ツールキットの起動 11.7.4. EMIFデバッグツールキットの使用 11.7.5. エクスポート・テーブル 11.7.6. Eye Viewerにおけるレポートのグラフィカル表示
11.7.2. ツールキットを使用するためのデザインのコンフィグレーション x
11.7.2.1. デバッグ・ツールキットを備えるデザイン例の生成 11.7.2.2. 複数の外部メモリー・インターフェイスを備えるデザイン例の作成 11.7.2.3. 既存のデザインでのEMIFツールキットの有効化
11.7.4. EMIFデバッグツールキットの使用 x
11.7.4.1. Memory Configurationタブ 11.7.4.2. Calibrationタブ 11.7.4.3. Calibration Reportタブ 11.7.4.4. Calibrate Terminationタブ 11.7.4.5. Vref Marginingタブ 11.7.4.6. Driver Marginingタブ 11.7.4.7. ISSPタブ 11.7.4.8. Pin Delay Settingsタブ
11.7.4.2. Calibrationタブ x
11.7.4.2.1. キャリブレーションの再実行 11.7.4.2.2. トラフィック・ジェネレーターの再実行
11.8. デフォルトのトラフィック・ジェネレーターの使用 x
11.8.1. デフォルトのトラフィック・ジェネレーターのステータスの読み取り 11.8.2. デフォルトのトラフィック・ジェネレーターを使用する無限トラフィックの実行 11.8.3. デフォルトのトラフィック・ジェネレーターのリセットトリガーの変更 11.8.4. Signal Tapでの生成されたトラフィックの監視
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用 x
11.9.1. デザイン例でのトラフィック・ジェネレーターの有効化 11.9.2. トラフィック・ジェネレーター・ブロックの説明 11.9.3. デフォルトのトラフィック・パターン 11.9.4. コンフィグレーション・レジスターとステータスレジスター 11.9.5. ユーザーパターン 11.9.6. トラフィック・ジェネレーターのステータス 11.9.7. トラフィック・ジェネレーターでのトラフィックの開始 11.9.8. トラフィック・ジェネレーターのコンフィグレーション・ユーザー・インターフェイス
11.9.5. ユーザーパターン x
11.9.5.1. Test Duration/Instructionパターン 11.9.5.2. Addressパターン 11.9.5.3. データパターンとバイト・イネーブル
11.9.8. トラフィック・ジェネレーターのコンフィグレーション・ユーザー・インターフェイス x
11.9.8.1. トラフィック・ジェネレーターの接続 11.9.8.2. トラフィック・ジェネレーターのコンフィグレーション 11.9.8.3. トラフィック・ジェネレーターのプリセットの選択 11.9.8.4. トラフィック・ジェネレーターのステータスレポート
11.10. EMIFオンチップ・デバッグ・ポート x
11.10.1. オンチップ・デバッグ・ポートの有効化 11.10.2. I/O SSM calbusブリッジのデータ構造と使用法 11.10.3. I/O SSMユーザーRAMのデータ構造と使用法 11.10.4. デバッグ・インターフェイスの構造 11.10.5. 例: オンチップ・デバッグ・ポートでのキャリブレーション結果とマージンの読み取り
11.10.3. I/O SSMユーザーRAMのデータ構造と使用法 x
11.10.3.1. パラメーター・テーブル 11.10.3.2. パラメーター・テーブルの列挙型
11.10.3.1. パラメーター・テーブル x
11.10.3.1.1. グローバル・パラメーター・テーブル 11.10.3.1.2. 各インターフェイスのパラメーター・テーブルの構造 11.10.3.1.3. パラメーター・テーブルの配列
11.10.4. デバッグ・インターフェイスの構造 x
11.10.4.1. デバッグデータの構造 11.10.4.2. デバッグの列挙型
11.11. Efficiency Monitor x
11.11.1. デザイン例でのEfficiency Monitorの有効化 11.11.2. Efficiency Monitorブロックの説明 11.11.3. コントロール・レジスターおよびステータスレジスター 11.11.4. Efficiency Monitor Toolkitの起動
1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて
2. インテルAgilex™ FPGA EMIF IP – 概要
3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー
4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号
5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション
6. インテルAgilex FPGA EMIF IP – DDR4のサポート
7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート
8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー
9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー
10. インテルAgilex FPGA EMIF IP – コントローラーの最適化
11. インテルAgilex FPGA EMIF IP – デバッグ
12. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴

13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeのバージョン IPのバージョン 変更内容
2020.12.14 20.4 2.3.0
  • 製品アーキテクチャーの章で、AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項の表に関連する文を再構成しました。
  • エンドユーザーの信号の章で、AFI SignalsおよびAFI 4.0 Timing Diagramsの章を削除しました。
  • DDR4の章で、次の変更を行いました。
    • x4 DIMMの実装の項を変更しました。
    • シングルランクx 8およびRランクx 16のディスクリート (コンポーネント) トポロジーにおけるADDR/CMD基準電圧とRESET信号の配線ガイドラインの項を変更しました。
  • デバッグの章で、次の変更を行いました。
    • デザイン例へのインターフェイスの追加の項を複数の外部メモリー・インターフェイスを備えるデザイン例の作成に置き換えました。
    • 生成されたデザイン例でのトラフィック・ジェネレーターの使用の項を、デフォルトのトラフィック・ジェネレーターの使用のセクションに置き換えました。
    • コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の章のタイトルを、コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用に変更しました。
2020.10.05 20.3 2.3.0
  • 外部メモリー・インターフェイス・インテルAgilex FPGA IPについての章で、リリース情報の項を更新しました。
  • 製品アーキテクチャーの章で、デバイスパッケージをI/Oバンクの項に追加しました。また、AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項で、表を拡張しました。
  • エンドユーザーの信号の章のMMRの表のセクションで、ecc6: 最新のドロップされた訂正コマンドのアドレスの項にECCエラー情報を追加しました。
  • タイミング・クロージャーの章で、最初の文に軽微な内容を追加をしました。
  • インテルAgilex FPGA EMIF IP – タイミング・クロージャーの章を追加しました。
  • デバッグの章で、次の変更を行いました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションで、次の項に変更を加えました。
      • トラフィック・ジェネレーターの再実行 (アドレス順序の変更に関する情報を追加しました)
      • Calibration Reportタブ
      • Calibrate Terminationタブ (文を再構成し、イメージを追加しました)
      • ISSPタブ (表の下部に行を追加しました)
      • Eye Viewerにおけるレポートのグラフィカル表示 (アイ・ダイアグラムを追加しました)
    • コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の説明のセクションで、次の項に変更を加えました。
      • デザイン例でのトラフィック・ジェネレーターの有効化
      • コンフィグレーション・レジスターおよびステータスレジスター (TG_TEST_BYTEENレジスターの説明を変更しました)
      • トラフィック・ジェネレーターのコンフィグレーション (イメージを更新しました)
      • トラフィック・ジェネレーターのプリセットの選択 (新しい項)
      • トラフィック・ジェネレーターのステータスレポート (イメージを更新しました)
    • オンチップ・デバッグ・ポートの章で、次の項に変更を加えました。
      • I/O SSM calbusブリッジのデータ構造と使用法 (注記と図を追加し、DQSツリー構造の表を変更しました)
      • パラメーター・テーブルの配列 (例の表で2 (DQS_C) の内容を変更しました)
      • デバッグデータの構造 (mem_summary_reportの表でcur_interface_idxの内容を変更し、debug_cal_data_structのセクションの文を訂正しました)
      • 例: オンチップ・デバッグ・ポートでのキャリブレーション結果とマージンの読み取り
    • Efficiency Monitorのセクションで、次の項に変更を加えました。
      • デザイン例でのEfficiency Monitorの有効化 (箇条書きの2番目の内容とイメージを更新しました)
      • コントロール・レジスターおよびステータスレジスター (表の最後の行を更新しました。)
      • Efficiency Monitor Toolkitの起動 (イメージを更新しました)
2020.06.22 20.2 2.2.0
  • 製品アーキテクチャーの章で、インテルAgilexのキャリブレーションの段階およびインテルAgilexにおけるキャリブレーション・アルゴリズムの項で、軽微な変更を行いました。
  • 機能的なシミュレーションの章のシミュレーションの概要の項で、文と図を追加しました。
  • デバッグの章の外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクション全体で、イメージを更新しました。
  • デバッグの章のコンフィグレーション可能なトラフィック・ジェネレーター (TG2) のセクションでいくつかの変更を行いました。
    • デフォルトのトラフィック・パターン、コンフィグレーション・レジスターおよびステータスレジスター、Test Duration/Instructionパターン、Addressパターンの項で、用語の軽微な変更を行いました。
    • トラフィック・ジェネレーターでのトラフィックの開始の項の内容を拡張しました。
    • トラフィック・ジェネレーターのコンフィグレーションおよびトラフィック・ジェネレーターのステータスレポートの項で、イメージを更新しました。
  • デバッグの章で、EMIFオンチップ・デバッグ・ポートのセクションを追加しました。
2020.04.27 20.1 2.1.0
  • DDR4の章の一般的なガイドラインの項で、ガイドライン2およびガイドライン3を変更し、ガイドライン11を追加しました。
  • QDR-IVの章で、次の変更を行いました。
    • 一般的なガイドラインの項で、ガイドライン2およびガイドライン3を変更し、ガイドライン11を追加しました。
    • リソース共有ガイドライン (複数のインターフェイス) の項のI/O バンクのセクションにガイドライン4を追加しました。
2020.04.13 20.1 2.1.0
  • 概要の章で、次の変更を行いました。
    • QDR-IVのサポートをインテルAgilex EMIF IPのプロトコルおよび機能のサポートの項に追加しました。
    • QDR-IVのパラメーターの説明へのリンクを、インテルAgilex EMIF IPのデザイン・チェックリストの項に追加しました。
  • アーキテクチャーの章で、次の変更を行いました。
    • QDR-IVのサポートを概要の項に追加しました。
  • エンドユーザーの信号の章で、次の変更を行いました。
    • QDR-IVのインターフェイスと信号を、インターフェイスと信号の説明のセクションに追加しました。
    • AFI 4.0 Timing Diagramsのセクションで、 Write data sequence with CRCを削除しました。
    • メモリー・マップド・レジスター (MMR) の表のセクションで、ctrlcfg1、sbcfg1、caltiming4の表に変更を加えました。
  • インテルAgilex FPGA EMIF IP – QDR-IVのサポートの章を追加しました。
  • デバッグの章で、次の内容を変更しました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションで、多数の変更を行いました。
    • コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の説明のセクションを追加しました。
2020.02.10 19.4 2.0.0
  • DDR4の章で、次の内容を変更しました。
    • x4 DIMMの実装 の項をピンおよびリソースのプランニングのセクションに追加しました。
    • クラムシェル・トポロジーの項をDDR4におけるボード・デザイン・ガイドラインのセクションに追加しました。
  • デバッグの章の断続的な問題の評価の項で、最後の文を変更しました。
2019.12.16 19.4 2.0.0
  • アーキテクチャーの章で、次の内容を変更しました。
    • I/Oバンクの項で、図7に続く最初の一文を変更しました。
    • AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項の項を追加しました。
  • DDR4の章で、次の内容を変更しました。
    • DDR4におけるボード・デザイン・ガイドラインのセクションを拡張しました。
  • デバッグの章で、次の内容を変更しました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションを追加しました。
  • 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブの項を追加しました。
2019.10.18 19.3  
  • 概要の章で、EMIF IPのデザインフローのフローチャートを改訂しました。
  • 製品アーキテクチャーの章で、次の内容を変更しました。
    • EMIFのアーキテクチャー: I/Oサブシステムの項で、インテルAgilexのI/Oサブシステムの図を更新しました。
    • EMIFのアーキテクチャー: I/O SSMの項で、最初の段落を変更し、接続の図を更新しました。
    • EMIFのアーキテクチャー: I/O Laneの項で、ピンのインデックスのマッピングの表を変更しました。
    • ハード・メモリー・コントローラーのメイン制御パスの項のメイン制御パスのコンポーネントの表で、Quasi-1Tの情報をアービター・コンポーネントの説明に追加しました。
    • ハード・プロセッサー・サブシステム向けインテルAgilex EMIFの項の最初の部分から注記を削除しました。
  • DDR4のサポートの章で、次の内容を変更しました。
    • Board Skew Equationsのセクションを削除しました。
    • DDR4におけるUDIMM、RDIMM、LRDIMMのピンオプションの表で、クロックピンの内容を更新しました。
    • Channel Signal Integrity MeasurementおよびPackage Deskewのセクションを削除しました。
  • タイミング・クロージャーの章で、次の内容を変更しました。
    • タイミング・クロージャーの項で、コアからペリフェラル (C2P) およびペリフェラルからコア (P2C) の説明を変更しました。
    • Early I/O Timing Estimationへのリファレンスを削除しました。
  • コントローラーの最適化の章で、次の内容を変更しました。
    • バンク・インターリーブの項で、サポートされている3つのインターリーブ・オプションの名前を変更しました。
    • オートプリチャージを使用することによるDDR4インターフェイスでの最大メモリー帯域幅の実現の項で、例について説明している段落に内容を追加しました。
  • デバッグの章で、次の内容を変更しました。
    • 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグのセクションを追加しました。
    • 生成されたデザイン例でのトラフィック・ジェネレーターの使用の項を追加しました。
2019.07.31 19.2 1.2.0
  • 外部メモリー・インターフェイス・インテルAgilex FPGA IPについての章を追加しました。
  • 製品アーキテクチャーの章のハード・プロセッサー・サブシステム向けインテルAgilex EMIFの項にある表で、メモリー形式の説明を16GBのサポートから32GBのサポートに変更しました。
  • インテルAgilex FPGA EMIF IP — エンドユーザーの信号の章で、次の内容を変更しました。
    • 表10、DDR4に対するインターフェイスからemif_usr_reset_n_secおよびemif_usr_clk_secを削除しました。
    • 項3.1.1.10、DDR4のmemで、表内のmem_aの説明を変更しました。
    • 項3.1.1.18 emif_usr_reset_n_sec for DDR4 および項3.1.1.19、emif_usr_clk_sec for DDR4を削除しました。
    • sbcfg1、sideband2、 sideband3、sideband5、sideband8、sideband10、sideband15をインテルAgilex EMIF IPメモリー・マップド・レジスター (MMR) の表から削除しました。
    • dramtiming0のMMRの表で、2行目のビットHighの値を変更しました。
    • caltiming4のMMRの表で、4行目のフィールド名および 説明を変更しました。
    • sideband13のMMRの表の説明行で、いくつかの変更を行いました。
    • sideband14のMMRの表で、フィールド、ビットHigh、ビットLow、説明の値を変更しました。
  • DDR4の章のインテルAgilex EMIF IPにおけるDDR4のパラメーター: Memoryの項で、次の内容を変更しました。
    • グループ: Memory / Topologyの表で、Enable ALERT#/PAR pinsパラメーターを削除し、ALERT# pin placementパラメーターの説明を再構成しました。
  • インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/Oの項で、SPD Byte 145-147 - DB MDQ Drive Strength and RTTパラメーターの説明を改訂しました。
  • インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnosticsの項で、次の内容を変更しました。
    • グループ: Diagnostics / Example Designの表を追加しました。
    • グループ: Diagnostics / Traffic Generatorの表を追加しました (今後のサポートとして記されています)。
    • グループ: Diagnostics / Performanceおよびグループ: Diagnostics / Miscellaneousの表を追加しました。
  • インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designsの項を追加しました。
  • インテルAgilex FPGA EMIF IP — タイミング・クロージャーの章で、タイミングの最適化の項を改訂しました。
  • 全体でピンポンPHYの内容を削除しました。
2019.04.02 19.1  
  • 初版
レベル 2 の表題