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1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて
2. インテルAgilex™ FPGA EMIF IP – 概要
3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー
4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号
5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション
6. インテルAgilex FPGA EMIF IP – DDR4のサポート
7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート
8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー
9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー
10. インテルAgilex FPGA EMIF IP – コントローラーの最適化
11. インテルAgilex FPGA EMIF IP – デバッグ
12. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴
3.1.1. インテルAgilex EMIFのアーキテクチャー: I/Oサブシステム
3.1.2. インテルAgilex EMIFのアーキテクチャー: I/O SSM
3.1.3. インテルAgilex EMIFのアーキテクチャー: I/Oバンク
3.1.4. インテルAgilex EMIFのアーキテクチャー: I/Oレーン
3.1.5. インテルAgilex EMIFのアーキテクチャー: 入力DQSクロックツリー
3.1.6. インテルAgilex EMIFのアーキテクチャー: PHYクロックツリー
3.1.7. インテルAgilex EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク
3.1.8. インテルAgilex EMIFのアーキテクチャー: クロックの位相アライメント
4.1.1.1. DDR4のlocal_reset_req
4.1.1.2. DDR4のlocal_reset_status
4.1.1.3. DDR4のpll_ref_clk
4.1.1.4. DDR4のpll_locked
4.1.1.5. DDR4のac_parity_err
4.1.1.6. DDR4のoct
4.1.1.7. DDR4のmem
4.1.1.8. DDR4のstatus
4.1.1.9. DDR4のafi_reset_n
4.1.1.10. DDR4のafi_clk
4.1.1.11. DDR4のafi_half_clk
4.1.1.12. DDR4のafi
4.1.1.13. DDR4のemif_usr_reset_n
4.1.1.14. DDR4のemif_usr_clk
4.1.1.15. DDR4のctrl_amm
4.1.1.16. DDR4のctrl_amm_aux
4.1.1.17. DDR4のctrl_auto_precharge
4.1.1.18. DDR4のctrl_user_priority
4.1.1.19. DDR4のctrl_ecc_user_interrupt
4.1.1.20. DDR4のctrl_ecc_readdataerror
4.1.1.21. DDR4のctrl_ecc_status
4.1.1.22. DDR4のctrl_mmr_slave
4.1.1.23. DDR4のhps_emif
4.1.1.24. DDR4のemif_calbus
4.1.1.25. DDR4のemif_calbus_clk
4.1.2.1. QDR-IVのlocal_reset_req
4.1.2.2. QDR-IVのlocal_reset_status
4.1.2.3. QDR-IVのpll_ref_clk
4.1.2.4. QDR-IVのpll_locked
4.1.2.5. QDR-IVのoct
4.1.2.6. QDR-IVのmem
4.1.2.7. QDR-IVのstatus
4.1.2.8. QDR-IVのafi_reset_n
4.1.2.9. QDR-IVのafi_clk
4.1.2.10. QDR-IVのafi_half_clk
4.1.2.11. QDR-IVのafi
4.1.2.12. QDR-IVのemif_usr_reset_n
4.1.2.13. QDR-IVのemif_usr_clk
4.1.2.14. QDR-IVのctrl_amm
4.1.2.15. QDR-IVのemif_calbus
4.1.2.16. QDR-IVのemif_calbus_clk
4.2.1. ctrlcfg0
4.2.2. ctrlcfg1
4.2.3. dramtiming0
4.2.4. sbcfg1
4.2.5. caltiming0
4.2.6. caltiming1
4.2.7. caltiming2
4.2.8. caltiming3
4.2.9. caltiming4
4.2.10. caltiming9
4.2.11. dramaddrw
4.2.12. sideband0
4.2.13. sideband1
4.2.14. sideband4
4.2.15. sideband6
4.2.16. sideband7
4.2.17. sideband9
4.2.18. sideband11
4.2.19. sideband12
4.2.20. sideband13
4.2.21. sideband14
4.2.22. dramsts
4.2.23. niosreserve0
4.2.24. niosreserve1
4.2.25. sideband16
4.2.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション
4.2.27. ecc4: ステータスとエラー情報
4.2.28. ecc5: 最新のSBEまたはDBEのアドレス
4.2.29. ecc6: 最新のドロップされた訂正コマンドのアドレス
4.2.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張
4.2.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
6.1.1. インテルAgilex EMIF IPにおけるDDR4のパラメーター: General
6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory
6.1.3. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/O
6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O
6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing
6.1.6. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Controller
6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics
6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General
7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory
7.1.3. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O
7.1.4. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Mem Timing
7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller
7.1.6. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Diagnostics
7.1.7. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Example Designs
11.1. インターフェイスのコンフィグレーションにおける性能の問題
11.2. 機能的な問題の評価
11.3. タイミング問題の特性
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証
11.5. ハードウェアのデバッグ・ガイドライン
11.6. ハードウェアの問題の分類
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用
11.10. EMIFオンチップ・デバッグ・ポート
11.11. Efficiency Monitor
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11.5.7. ソフトウェアの現在のバージョンに問題が存在するかの特定
多くの場合、デザインは前世代の インテル® のソフトウェアもしくはIPを使用してテストされます。
プロジェクトは、さまざまな理由でアップグレードされていない場合があります。
- 複数のエンジニアが同じプロジェクトに参加している場合。互換性の確保のため、すべてのエンジニアが製品開発期間中に共通のリリースの インテル® のソフトウェアを使用します。デザインは、現在の インテル® Quartus® Prime開発ソフトウェアのバージョンよりも数リリース遅れている場合があります。
- 多くの企業は、ソフトウェアの新しいリリースの採用を遅らせます。これは、インターネットのフォーラムをまず確認し、他のユーザーが述べているソフトウェアに対する評価を吟味することができるためです。
- 多くの企業は、ソフトウェアの最新のバージョンは使用せず、主要な問題を修正する最初のサービスパックがリリースされるまで保留することを選択します。
- 一部のユーザーは、古いバージョンのソフトウェアのライセンスしか持たず、企業がアップグレードに向けた財務上の判断を行うまではそのバージョンのみを使用しています。
- インテル® FPGA IPからお客様のロジックへのローカル・インターフェイスの仕様は、ソフトウェアのリリースごとに異なる場合があります。インターフェイス・ロジックの設計にすでにリソースを費やしている場合、その内容を繰り返すことに消極的になると考えられます。コードブロックがすでにサインオフされている場合、それを変更して インテル® の新しいIPにアップグレードすることに消極的になる可能性があります。
上記のシナリオすべてにおいて、最新バージョンの インテル® のソフトウェアにも問題が存在するかを判断する必要があります。バグ修正と機能強化は、 インテル® FPGA IPにリリースごとに追加されます。バグまたは機能強化の性質によっては、リリースノートに明確に文書化されていない場合があります。
最後に、ソフトウェアの最新のバージョンで問題が解決している場合は、使用しているソフトウェアのバージョンをデバッグするほうが簡単な場合があります。