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1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて
2. インテルAgilex™ FPGA EMIF IP – 概要
3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー
4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号
5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション
6. インテルAgilex FPGA EMIF IP – DDR4のサポート
7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート
8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー
9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー
10. インテルAgilex FPGA EMIF IP – コントローラーの最適化
11. インテルAgilex FPGA EMIF IP – デバッグ
12. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴
3.1.1. インテルAgilex EMIFのアーキテクチャー: I/Oサブシステム
3.1.2. インテルAgilex EMIFのアーキテクチャー: I/O SSM
3.1.3. インテルAgilex EMIFのアーキテクチャー: I/Oバンク
3.1.4. インテルAgilex EMIFのアーキテクチャー: I/Oレーン
3.1.5. インテルAgilex EMIFのアーキテクチャー: 入力DQSクロックツリー
3.1.6. インテルAgilex EMIFのアーキテクチャー: PHYクロックツリー
3.1.7. インテルAgilex EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク
3.1.8. インテルAgilex EMIFのアーキテクチャー: クロックの位相アライメント
4.1.1.1. DDR4のlocal_reset_req
4.1.1.2. DDR4のlocal_reset_status
4.1.1.3. DDR4のpll_ref_clk
4.1.1.4. DDR4のpll_locked
4.1.1.5. DDR4のac_parity_err
4.1.1.6. DDR4のoct
4.1.1.7. DDR4のmem
4.1.1.8. DDR4のstatus
4.1.1.9. DDR4のafi_reset_n
4.1.1.10. DDR4のafi_clk
4.1.1.11. DDR4のafi_half_clk
4.1.1.12. DDR4のafi
4.1.1.13. DDR4のemif_usr_reset_n
4.1.1.14. DDR4のemif_usr_clk
4.1.1.15. DDR4のctrl_amm
4.1.1.16. DDR4のctrl_amm_aux
4.1.1.17. DDR4のctrl_auto_precharge
4.1.1.18. DDR4のctrl_user_priority
4.1.1.19. DDR4のctrl_ecc_user_interrupt
4.1.1.20. DDR4のctrl_ecc_readdataerror
4.1.1.21. DDR4のctrl_ecc_status
4.1.1.22. DDR4のctrl_mmr_slave
4.1.1.23. DDR4のhps_emif
4.1.1.24. DDR4のemif_calbus
4.1.1.25. DDR4のemif_calbus_clk
4.1.2.1. QDR-IVのlocal_reset_req
4.1.2.2. QDR-IVのlocal_reset_status
4.1.2.3. QDR-IVのpll_ref_clk
4.1.2.4. QDR-IVのpll_locked
4.1.2.5. QDR-IVのoct
4.1.2.6. QDR-IVのmem
4.1.2.7. QDR-IVのstatus
4.1.2.8. QDR-IVのafi_reset_n
4.1.2.9. QDR-IVのafi_clk
4.1.2.10. QDR-IVのafi_half_clk
4.1.2.11. QDR-IVのafi
4.1.2.12. QDR-IVのemif_usr_reset_n
4.1.2.13. QDR-IVのemif_usr_clk
4.1.2.14. QDR-IVのctrl_amm
4.1.2.15. QDR-IVのemif_calbus
4.1.2.16. QDR-IVのemif_calbus_clk
4.2.1. ctrlcfg0
4.2.2. ctrlcfg1
4.2.3. dramtiming0
4.2.4. sbcfg1
4.2.5. caltiming0
4.2.6. caltiming1
4.2.7. caltiming2
4.2.8. caltiming3
4.2.9. caltiming4
4.2.10. caltiming9
4.2.11. dramaddrw
4.2.12. sideband0
4.2.13. sideband1
4.2.14. sideband4
4.2.15. sideband6
4.2.16. sideband7
4.2.17. sideband9
4.2.18. sideband11
4.2.19. sideband12
4.2.20. sideband13
4.2.21. sideband14
4.2.22. dramsts
4.2.23. niosreserve0
4.2.24. niosreserve1
4.2.25. sideband16
4.2.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション
4.2.27. ecc4: ステータスとエラー情報
4.2.28. ecc5: 最新のSBEまたはDBEのアドレス
4.2.29. ecc6: 最新のドロップされた訂正コマンドのアドレス
4.2.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張
4.2.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
6.1.1. インテルAgilex EMIF IPにおけるDDR4のパラメーター: General
6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory
6.1.3. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/O
6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O
6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing
6.1.6. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Controller
6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics
6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General
7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory
7.1.3. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O
7.1.4. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Mem Timing
7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller
7.1.6. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Diagnostics
7.1.7. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Example Designs
11.1. インターフェイスのコンフィグレーションにおける性能の問題
11.2. 機能的な問題の評価
11.3. タイミング問題の特性
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証
11.5. ハードウェアのデバッグ・ガイドライン
11.6. ハードウェアの問題の分類
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用
11.10. EMIFオンチップ・デバッグ・ポート
11.11. Efficiency Monitor
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6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
表示名 | 説明 |
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Select design | 完全なQuartus Primeプロジェクトを作成し、パラメーターの表現に基づき外部メモリー・インターフェイスおよびサンプル・トラフィック・ジェネレーターのインスタンス化を行うことを指定します。デザインの作成後は、ターゲットにするデバイスおよびピン位置割り当ての指定、フルコンパイルの実行、タイミング・クロージャーの検証、Quartus Primeのアセンブラーで作成されたプログラミング・ファイルを使用したボード上のインターフェイスのテストを行うことができます。「Generate Example Design」ボタンにより、シミュレーションまたは合成のファイルセットを生成することができます。 (識別子: EX_DESIGN_GUI_DDR4_SEL_DESIGN) |
表示名 | 説明 |
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Simulation | 「Generate Example Design」ボタンによってシミュレーションに必要なすべてのファイルセットを作成することを指定します。ファイルセットが作成される際に、小さな追加遅延が発生することが予想されます。このパラメーターを有効にしない場合、シミュレーションのファイルセットは作成されません。代わりに出力ディレクトリーには、シミュレーション・デザイン例のQsys詳細を保有するed_sim.qsysファイル、およびmake_sim_design.tclファイルがその他の対応するtclファイルとともに含まれます。コマンドラインからmake_sim_design.tclを実行し、シミュレーション・デザイン例を生成することができます。さまざまなシミュレーター用に生成されるデザイン例は、/simサブディレクトリーに保存されます。 (識別子: EX_DESIGN_GUI_DDR4_GEN_SIM) |
Synthesis | 「Generate Example Design」ボタンによって合成に必要なすべてのファイルセットを作成することを指定します。ファイルセットが作成される際に、小さな追加遅延が発生することが予想されます。このパラメーターを有効にしない場合、合成のファイルセットは作成されません。代わりに出力ディレクトリーには、合成デザイン例のQsys詳細を保有するed_synth.qsysファイル、およびmake_qii_design.tclスクリプトがその他の対応するtclファイルとともに含まれます。コマンドラインからmake_qii_design.tclを実行し、合成デザイン例を生成することができます。生成されるデザイン例は、/qiiサブディレクトリーに保存されます。 (識別子: EX_DESIGN_GUI_DDR4_GEN_SYNTH) |
Signal Integrity | 「Generate Example Design」ボタンによって、サードパーティー製のアナログ・シミュレーション・ツールでのシグナル・インテグリティー解析の実行に必要なすべての資料を作成することを指定します。ファイルセットが作成される際に、小さな追加遅延が発生することが予想されます。このパラメーターを有効にしない場合、ボード・シミュレーションの資料は作成されません。生成される資料は、/bsiサブディレクトリーに保存されます。このオプションは、Agilexファミリーの選択されたメモリープロトコルでのみサポートされていることに注意してください。 (識別子: EX_DESIGN_GUI_DDR4_GEN_BSI) |
表示名 | 説明 |
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Simulation HDL format | このオプションでは、生成されるシミュレーション・ファイルを作成するHDLの形式を選択できます。 (識別子: EX_DESIGN_GUI_DDR4_HDL_FORMAT) |
表示名 | 説明 |
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Select board | メモリーモジュールとともに開発キットを選択すると、生成されるデザイン例に、選択したボードで実行するためのすべての設定と固定のピン割り当てが含まれることを指定します。開発キットのプリセットを選択し、指定した開発キットに機能するデザイン例を生成する必要があります。開発キットのプリセットから直接適用されないIP設定には、開発キットをテストする際に保証される結果がありません。デザイン例のハードウェア・サポートを除外するには、「Select board」プルダウンメニューから「none」を選択します。開発キットのプリセットを適用すると、すべてのIPパラメーターは選択したプリセットに一致するように自動的に適切に設定されます。現在の設定の保存は、プリセットを適用する前に行う必要があります。File->Save asを使用し、異なる名前で設定を保存することができます。 (識別子: EX_DESIGN_GUI_DDR4_TARGET_DEV_KIT) |