外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

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ID 683216
日付 12/14/2020
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ドキュメント目次
ドキュメント目次 x
1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて 2. インテルAgilex™ FPGA EMIF IP – 概要 3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー 4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号 5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション 6. インテルAgilex FPGA EMIF IP – DDR4のサポート 7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート 8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー 9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー 10. インテルAgilex FPGA EMIF IP – コントローラーの最適化 11. インテルAgilex FPGA EMIF IP – デバッグ 12. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブ 13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴
1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて x
1.1. リリース情報
2. インテルAgilex™ FPGA EMIF IP – 概要 x
2.1. インテルAgilex EMIF IPのプロトコルと機能のサポート 2.2. インテル® Agilex™ EMIF IPのデザインフロー 2.3. インテルAgilex EMIF IPのデザイン・チェックリスト
3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー x
3.1. インテルAgilex EMIFのアーキテクチャー: 概要 3.2. インテルAgilex EMIFのシーケンサー 3.3. インテルAgilex EMIFのキャリブレーション 3.4. インテルAgilex EMIFのコントローラー 3.5. インテルAgilex EMIF IPにおけるユーザーによって要求されるリセット 3.6. ハード・プロセッサー・サブシステム向けインテルAgilex EMIF
3.1. インテルAgilex EMIFのアーキテクチャー: 概要 x
3.1.1. インテルAgilex EMIFのアーキテクチャー: I/Oサブシステム 3.1.2. インテルAgilex EMIFのアーキテクチャー: I/O SSM 3.1.3. インテルAgilex EMIFのアーキテクチャー: I/Oバンク 3.1.4. インテルAgilex EMIFのアーキテクチャー: I/Oレーン 3.1.5. インテルAgilex EMIFのアーキテクチャー: 入力DQSクロックツリー 3.1.6. インテルAgilex EMIFのアーキテクチャー: PHYクロックツリー 3.1.7. インテルAgilex EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク 3.1.8. インテルAgilex EMIFのアーキテクチャー: クロックの位相アライメント
3.1.4. インテルAgilex EMIFのアーキテクチャー: I/Oレーン x
3.1.4.1. AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項
3.3. インテルAgilex EMIFのキャリブレーション x
3.3.1. インテルAgilexのキャリブレーションの段階 3.3.2. インテルAgilexのキャリブレーションにおける段階の説明 3.3.3. インテルAgilexにおけるキャリブレーションのフローチャート 3.3.4. インテルAgilexにおけるキャリブレーション・アルゴリズム
3.4. インテルAgilex EMIFのコントローラー x
3.4.1. ハード・メモリー・コントローラー 3.4.2. インテルAgilexハード・メモリー・コントローラーのレート変換機能
3.4.1. ハード・メモリー・コントローラー x
3.4.1.1. ハード・メモリー・コントローラーの機能 3.4.1.2. ハード・メモリー・コントローラーのメイン制御パス 3.4.1.3. データ・バッファー・コントローラー
3.6. ハード・プロセッサー・サブシステム向けインテルAgilex EMIF x
3.6.1. インテルAgilex EMIF IPとHPSのI/Oバンク使用時の制約
4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号 x
4.1. インテルAgilex EMIF IPのインターフェイスと信号の説明 4.2. インテルAgilex EMIF IPメモリー・マップド・レジスター (MMR) の表
4.1. インテルAgilex EMIF IPのインターフェイスと信号の説明 x
4.1.1. DDR4に対するインテルAgilex EMIF IPインターフェイス 4.1.2. QDR-IVに対するインテルAgilex EMIF IPインターフェイス
4.1.1. DDR4に対するインテルAgilex EMIF IPインターフェイス x
4.1.1.1. DDR4のlocal_reset_req 4.1.1.2. DDR4のlocal_reset_status 4.1.1.3. DDR4のpll_ref_clk 4.1.1.4. DDR4のpll_locked 4.1.1.5. DDR4のac_parity_err 4.1.1.6. DDR4のoct 4.1.1.7. DDR4のmem 4.1.1.8. DDR4のstatus 4.1.1.9. DDR4のafi_reset_n 4.1.1.10. DDR4のafi_clk 4.1.1.11. DDR4のafi_half_clk 4.1.1.12. DDR4のafi 4.1.1.13. DDR4のemif_usr_reset_n 4.1.1.14. DDR4のemif_usr_clk 4.1.1.15. DDR4のctrl_amm 4.1.1.16. DDR4のctrl_amm_aux 4.1.1.17. DDR4のctrl_auto_precharge 4.1.1.18. DDR4のctrl_user_priority 4.1.1.19. DDR4のctrl_ecc_user_interrupt 4.1.1.20. DDR4のctrl_ecc_readdataerror 4.1.1.21. DDR4のctrl_ecc_status 4.1.1.22. DDR4のctrl_mmr_slave 4.1.1.23. DDR4のhps_emif 4.1.1.24. DDR4のemif_calbus 4.1.1.25. DDR4のemif_calbus_clk
4.1.2. QDR-IVに対するインテルAgilex EMIF IPインターフェイス x
4.1.2.1. QDR-IVのlocal_reset_req 4.1.2.2. QDR-IVのlocal_reset_status 4.1.2.3. QDR-IVのpll_ref_clk 4.1.2.4. QDR-IVのpll_locked 4.1.2.5. QDR-IVのoct 4.1.2.6. QDR-IVのmem 4.1.2.7. QDR-IVのstatus 4.1.2.8. QDR-IVのafi_reset_n 4.1.2.9. QDR-IVのafi_clk 4.1.2.10. QDR-IVのafi_half_clk 4.1.2.11. QDR-IVのafi 4.1.2.12. QDR-IVのemif_usr_reset_n 4.1.2.13. QDR-IVのemif_usr_clk 4.1.2.14. QDR-IVのctrl_amm 4.1.2.15. QDR-IVのemif_calbus 4.1.2.16. QDR-IVのemif_calbus_clk
4.2. インテルAgilex EMIF IPメモリー・マップド・レジスター (MMR) の表 x
4.2.1. ctrlcfg0 4.2.2. ctrlcfg1 4.2.3. dramtiming0 4.2.4. sbcfg1 4.2.5. caltiming0 4.2.6. caltiming1 4.2.7. caltiming2 4.2.8. caltiming3 4.2.9. caltiming4 4.2.10. caltiming9 4.2.11. dramaddrw 4.2.12. sideband0 4.2.13. sideband1 4.2.14. sideband4 4.2.15. sideband6 4.2.16. sideband7 4.2.17. sideband9 4.2.18. sideband11 4.2.19. sideband12 4.2.20. sideband13 4.2.21. sideband14 4.2.22. dramsts 4.2.23. niosreserve0 4.2.24. niosreserve1 4.2.25. sideband16 4.2.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション 4.2.27. ecc4: ステータスとエラー情報 4.2.28. ecc5: 最新のSBEまたはDBEのアドレス 4.2.29. ecc6: 最新のドロップされた訂正コマンドのアドレス 4.2.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張 4.2.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション x
5.1. シミュレーションのオプション 5.2. シミュレーションの概要
5.2. シミュレーションの概要 x
5.2.1. キャリブレーション・モード 5.2.2. シミュレーション・スクリプト 5.2.3. Verilog HDLでの機能的なシミュレーション 5.2.4. VHDLでの機能的なシミュレーション 5.2.5. デザイン例のシミュレーション
6. インテルAgilex FPGA EMIF IP – DDR4のサポート x
6.1. インテルAgilex FPGA EMIF IPのパラメーターの説明 6.2. Intel Agilex External Memory Interfaces Intel Calibration IPのパラメーター 6.3. インテルAgilex FPGA EMIF IPのピンおよびリソースのプランニング 6.4. DDR4におけるボード・デザイン・ガイドライン
6.1. インテルAgilex FPGA EMIF IPのパラメーターの説明 x
6.1.1. インテルAgilex EMIF IPにおけるDDR4のパラメーター: General 6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory 6.1.3. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/O 6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O 6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing 6.1.6. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Controller 6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics 6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
6.3. インテルAgilex FPGA EMIF IPのピンおよびリソースのプランニング x
6.3.1. インテルAgilex FPGA EMIF IPのインターフェイス・ピン 6.3.2. インテルAgilex FPGA EMIF IPのリソース 6.3.3. インテルAgilex FPGA EMIF IPにおけるピンのガイドライン
6.3.1. インテルAgilex FPGA EMIF IPのインターフェイス・ピン x
6.3.1.1. ピン要件の見積もり 6.3.1.2. DIMMのオプション 6.3.1.3. インターフェイスの最大数
6.3.2. インテルAgilex FPGA EMIF IPのリソース x
6.3.2.1. OCT 6.3.2.2. PLL
6.3.3. インテルAgilex FPGA EMIF IPにおけるピンのガイドライン x
6.3.3.1. インテルAgilex FPGA EMIF IPのバンク 6.3.3.2. 一般的なガイドライン 6.3.3.3. x4 DIMMの実装 6.3.3.4. 特定のピンの接続要件 6.3.3.5. コマンドおよびアドレス信号 6.3.3.6. クロック信号 6.3.3.7. データ、データストローブ、DM/DBI、およびオプションのECC信号
6.4. DDR4におけるボード・デザイン・ガイドライン x
6.4.1. インテルAgilexデバイスでのDDR4の終端 6.4.2. クラムシェル・トポロジー 6.4.3. 一般的なレイアウトの配線ガイドライン 6.4.4. リファレンス・スタックアップ 6.4.5. さまざまなDDR4トポロジーでのインテルAgilex EMIF固有の配線ガイドライン 6.4.6. DDR4の配線ガイドライン: ディスクリート (コンポーネント) トポロジー 6.4.7. インテルAgilex EMIFのピン入れ替えガイドライン
6.4.1. インテルAgilexデバイスでのDDR4の終端 x
6.4.1.1. ダイナミック・オンチップ終端 (OCT) 6.4.1.2. DDR4におけるダイナミック・オンダイ終端 (ODT) 6.4.1.3. インテルAgilex FPGAデバイスでの終端の選択 6.4.1.4. インテル® Agilex™ FPGAデバイスにおけるオンチップ終端に関する推奨事項
6.4.5. さまざまなDDR4トポロジーでのインテルAgilex EMIF固有の配線ガイドライン x
6.4.5.1. UDIMM、RDIMM、LRDIMM、SODIMMのDDR4トポロジーの1DPC (チャネルあたり1つのDIMM) 6.4.5.2. UDIMM、RDIMM、LRDIMMのDDR4トポロジーの2DPC (チャネルあたり2つのDIMM) 6.4.5.3. SODIMMトポロジーの2DPC (チャネルあたり2つのDIMM) 6.4.5.4. DIMMのコンフィグレーションにおけるスキュー・マッチング・ガイドライン 6.4.5.5. メモリー/DIMM側の電力供給に関する推奨事項
6.4.6. DDR4の配線ガイドライン: ディスクリート (コンポーネント) トポロジー x
6.4.6.1. シングルランクx 8ディスクリート (コンポーネント) トポロジー 6.4.6.2. シングルランクx 16ディスクリート (コンポーネント) トポロジー 6.4.6.3. シングルランクx 8およびRランクx 16のディスクリート (コンポーネント) トポロジーにおけるADDR/CMD基準電圧とRESET信号の配線ガイドライン 6.4.6.4. DDR4ディスクリート・コンフィグレーションのスキュー・マッチング・ガイドライン 6.4.6.5. DDR4ディスクリート・コンフィグレーションの電力供給に関する推奨事項
7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート x
7.1. インテルAgilex FPGA EMIF IPのパラメーターの説明 7.2. Intel Agilex External Memory Interfaces Intel Calibration IPのパラメーター 7.3. インテルAgilex FPGA EMIF IPのピンおよびリソースのプランニング 7.4. QDR-IVにおけるボード・デザイン・ガイドライン
7.1. インテルAgilex FPGA EMIF IPのパラメーターの説明 x
7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General 7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory 7.1.3. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O 7.1.4. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Mem Timing 7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller 7.1.6. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Diagnostics 7.1.7. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Example Designs
7.3. インテルAgilex FPGA EMIF IPのピンおよびリソースのプランニング x
7.3.1. インテルAgilex FPGA EMIF IPのインターフェイス・ピン 7.3.2. インテルAgilex FPGA EMIF IPのリソース 7.3.3. インテルAgilex FPGA EMIF IPにおけるピンのガイドライン
7.3.1. インテルAgilex FPGA EMIF IPのインターフェイス・ピン x
7.3.1.1. ピン要件の見積もり 7.3.1.2. インターフェイスの最大数
7.3.2. インテルAgilex FPGA EMIF IPのリソース x
7.3.2.1. OCT 7.3.2.2. PLL
7.3.3. インテルAgilex FPGA EMIF IPにおけるピンのガイドライン x
7.3.3.1. インテルAgilex FPGA EMIF IPのバンク 7.3.3.2. 一般的なガイドライン 7.3.3.3. QDR IV SRAMのコマンドとアドレス、AP、およびAINV信号 7.3.3.4. QDR IV SRAMのクロック信号 7.3.3.5. QDR IV SRAMのデータ、DINV、QVLD信号 7.3.3.6. 特定のピンの接続要件 7.3.3.7. リソース共有ガイドライン (複数のインターフェイス)
7.4. QDR-IVにおけるボード・デザイン・ガイドライン x
7.4.1. 一般的なレイアウトの配線ガイドライン 7.4.2. リファレンス・スタックアップ 7.4.3. QDR-IVトポロジーの配線ガイドライン 7.4.4. インテルAgilex EMIFのデザイン・ガイドラインの概要
7.4.3. QDR-IVトポロジーの配線ガイドライン x
7.4.3.1. QDR-IVのシングルデバイス・メモリー・トポロジー 7.4.3.2. QDR-IVのコンフィグレーションにおけるスキュー・マッチング・ガイドライン 7.4.3.3. QDR-IVのコンフィグレーションにおける電力供給に関する推奨事項
8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー x
8.1. タイミング・クロージャー 8.2. タイミングの最適化
8.1. タイミング・クロージャー x
8.1.1. タイミング解析
8.1.1. タイミング解析 x
8.1.1.1. PHYまたはコア
9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー x
9.1. I/Oのタイミング・クロージャーの概要 9.2. EMIF IPとともに生成される資料 9.3. SPICEのデッキ 9.4. ファイルの編成 9.5. 最上位のパラメーター化ファイル 9.6. IPで提供される、場合によってはオーバーライドが必要なパラメーター 9.7. マルチランク・トポロジー 9.8. ピンの寄生 9.9. マスク評価
9.3. SPICEのデッキ x
9.3.1. アドレス/コマンドのシミュレーション・デッキ 9.3.2. FPGA書き込み動作のシミュレーション・デッキ 9.3.3. FPGA読み出し動作のシミュレーション・デッキ
10. インテルAgilex FPGA EMIF IP – コントローラーの最適化 x
10.1. インターフェイス規格 10.2. バンク管理による効率 10.3. データ転送 10.4. コントローラーの効率の改善
10.4. コントローラーの効率の改善 x
10.4.1. オートプリチャージ・コマンド 10.4.2. アディティブ・レイテンシー 10.4.3. バンク・インターリーブ 10.4.4. アディティブ・レイテンシーとバンク・インターリーブ 10.4.5. ユーザーが制御するリフレッシュ 10.4.6. 動作周波数 10.4.7. 連続する読み出しまたは書き込み 10.4.8. データの並べ替え 10.4.9. スタベーション制御 10.4.10. コマンドの並べ替え 10.4.11. 帯域幅 10.4.12. コマンドの優先制御の有効化
10.4.1. オートプリチャージ・コマンド x
10.4.1.1. オートプリチャージを使用することによるDDR4インターフェイスでの最大メモリー帯域幅の実現
11. インテルAgilex FPGA EMIF IP – デバッグ x
11.1. インターフェイスのコンフィグレーションにおける性能の問題 11.2. 機能的な問題の評価 11.3. タイミング問題の特性 11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証 11.5. ハードウェアのデバッグ・ガイドライン 11.6. ハードウェアの問題の分類 11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ 11.8. デフォルトのトラフィック・ジェネレーターの使用 11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用 11.10. EMIFオンチップ・デバッグ・ポート 11.11. Efficiency Monitor
11.1. インターフェイスのコンフィグレーションにおける性能の問題 x
11.1.1. インターフェイスのコンフィグレーションのボトルネックと効率に関する問題
11.2. 機能的な問題の評価 x
11.2.1. インテル® IPのメモリーモデル 11.2.2. ベンダーより提供されるメモリーモデル 11.2.3. トランスクリプト・ウィンドウのメッセージ 11.2.4. サンプルドライバーを変更することによる失敗の再現
11.3. タイミング問題の特性 x
11.3.1. FPGAのタイミング問題の評価 11.3.2. 外部メモリー・インターフェイスのタイミング問題の評価
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証 x
11.4.1. Signal Tapロジック・アナライザーでモニターする信号
11.5. ハードウェアのデバッグ・ガイドライン x
11.5.1. 同じ問題を示す単純化されたデザインの作成 11.5.2. 電源供給ネットワークの測定 11.5.3. シグナル・インテグリティーとセットアップおよびホールドマージンの測定 11.5.4. 電圧の変更 11.5.5. 低速での動作 11.5.6. ソフトウェアの以前のバージョンに問題が存在するかの特定 11.5.7. ソフトウェアの現在のバージョンに問題が存在するかの特定 11.5.8. 異なるPCBでの判断 11.5.9. 他のコンフィグレーションでの判断 11.5.10. デバッグのチェックリスト
11.6. ハードウェアの問題の分類 x
11.6.1. シグナル・インテグリティーの問題 11.6.2. ハードウェアとキャリブレーションの問題
11.6.1. シグナル・インテグリティーの問題 x
11.6.1.1. シグナル・インテグリティーの問題の特徴 11.6.1.2. シグナル・インテグリティーの問題の評価
11.6.1.2. シグナル・インテグリティーの問題の評価 x
11.6.1.2.1. スキュー 11.6.1.2.2. クロストーク 11.6.1.2.3. 電力システム 11.6.1.2.4. クロック信号 11.6.1.2.5. アドレスおよびコマンド信号 11.6.1.2.6. 読み出しデータの有効ウィンドウとアイ・ダイアグラム 11.6.1.2.7. 書き込みデータの有効ウィンドウとアイ・ダイアグラム 11.6.1.2.8. OCTとODTの使用
11.6.2. ハードウェアとキャリブレーションの問題 x
11.6.2.1. ポストアンブルのタイミング問題とマージン 11.6.2.2. 断続的な問題の評価
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ x
11.7.1. EMIFデバッグ・ツールキットを使用する際の前提条件 11.7.2. ツールキットを使用するためのデザインのコンフィグレーション 11.7.3. EMIFデバッグ・ツールキットの起動 11.7.4. EMIFデバッグツールキットの使用 11.7.5. エクスポート・テーブル 11.7.6. Eye Viewerにおけるレポートのグラフィカル表示
11.7.2. ツールキットを使用するためのデザインのコンフィグレーション x
11.7.2.1. デバッグ・ツールキットを備えるデザイン例の生成 11.7.2.2. 複数の外部メモリー・インターフェイスを備えるデザイン例の作成 11.7.2.3. 既存のデザインでのEMIFツールキットの有効化
11.7.4. EMIFデバッグツールキットの使用 x
11.7.4.1. Memory Configurationタブ 11.7.4.2. Calibrationタブ 11.7.4.3. Calibration Reportタブ 11.7.4.4. Calibrate Terminationタブ 11.7.4.5. Vref Marginingタブ 11.7.4.6. Driver Marginingタブ 11.7.4.7. ISSPタブ 11.7.4.8. Pin Delay Settingsタブ
11.7.4.2. Calibrationタブ x
11.7.4.2.1. キャリブレーションの再実行 11.7.4.2.2. トラフィック・ジェネレーターの再実行
11.8. デフォルトのトラフィック・ジェネレーターの使用 x
11.8.1. デフォルトのトラフィック・ジェネレーターのステータスの読み取り 11.8.2. デフォルトのトラフィック・ジェネレーターを使用する無限トラフィックの実行 11.8.3. デフォルトのトラフィック・ジェネレーターのリセットトリガーの変更 11.8.4. Signal Tapでの生成されたトラフィックの監視
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用 x
11.9.1. デザイン例でのトラフィック・ジェネレーターの有効化 11.9.2. トラフィック・ジェネレーター・ブロックの説明 11.9.3. デフォルトのトラフィック・パターン 11.9.4. コンフィグレーション・レジスターとステータスレジスター 11.9.5. ユーザーパターン 11.9.6. トラフィック・ジェネレーターのステータス 11.9.7. トラフィック・ジェネレーターでのトラフィックの開始 11.9.8. トラフィック・ジェネレーターのコンフィグレーション・ユーザー・インターフェイス
11.9.5. ユーザーパターン x
11.9.5.1. Test Duration/Instructionパターン 11.9.5.2. Addressパターン 11.9.5.3. データパターンとバイト・イネーブル
11.9.8. トラフィック・ジェネレーターのコンフィグレーション・ユーザー・インターフェイス x
11.9.8.1. トラフィック・ジェネレーターの接続 11.9.8.2. トラフィック・ジェネレーターのコンフィグレーション 11.9.8.3. トラフィック・ジェネレーターのプリセットの選択 11.9.8.4. トラフィック・ジェネレーターのステータスレポート
11.10. EMIFオンチップ・デバッグ・ポート x
11.10.1. オンチップ・デバッグ・ポートの有効化 11.10.2. I/O SSM calbusブリッジのデータ構造と使用法 11.10.3. I/O SSMユーザーRAMのデータ構造と使用法 11.10.4. デバッグ・インターフェイスの構造 11.10.5. 例: オンチップ・デバッグ・ポートでのキャリブレーション結果とマージンの読み取り
11.10.3. I/O SSMユーザーRAMのデータ構造と使用法 x
11.10.3.1. パラメーター・テーブル 11.10.3.2. パラメーター・テーブルの列挙型
11.10.3.1. パラメーター・テーブル x
11.10.3.1.1. グローバル・パラメーター・テーブル 11.10.3.1.2. 各インターフェイスのパラメーター・テーブルの構造 11.10.3.1.3. パラメーター・テーブルの配列
11.10.4. デバッグ・インターフェイスの構造 x
11.10.4.1. デバッグデータの構造 debug_data_struct (pt_DEBUG_DATA_PTR) mem_summary_report (mem_summary_report_pointer) mem_cal_report (mem_cal_report_pointer) debug_cal_data_struct 11.10.4.2. デバッグの列挙型
11.11. Efficiency Monitor x
11.11.1. デザイン例でのEfficiency Monitorの有効化 11.11.2. Efficiency Monitorブロックの説明 11.11.3. コントロール・レジスターおよびステータスレジスター 11.11.4. Efficiency Monitor Toolkitの起動
1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて
2. インテルAgilex™ FPGA EMIF IP – 概要
3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー
4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号
5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション
6. インテルAgilex FPGA EMIF IP – DDR4のサポート
7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート
8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー
9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー
10. インテルAgilex FPGA EMIF IP – コントローラーの最適化
11. インテルAgilex FPGA EMIF IP – デバッグ
12. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴

11.10.4.1. デバッグデータの構造

この項では、ユーザーRAMのデバッグ構造を操作する方法について説明します。

debug_data_struct (pt_DEBUG_DATA_PTR)

debug_data_structのベースアドレスは、(user_ramのベースアドレス) + (pt_DEBUG_DATA_PTRから読み取られるdebug_data_structのオフセット) に等しくなります。

この行でデバッグを有効にしている場合は、この構造が生成され、キャリブレーション後にポインター (pt_DEBUG_DATA_PTR) がパラメーター・テーブルに格納されます。この構造は次の内容を提供します。
  1. キャリブレーションの状態を表示するインターフェイス。debug_data_structのステータスビットが確認されます。
    • キャリブレーションが開始すると、ビット1が設定されます。
    • キャリブレーションが終了すると、ビット2が設定されます。
  2. コマンドをファームウェアに送信し (利用可能なコマンドはENUM_INTERFACE_COMMANDSで記述されます)、コマンドステータスに関する応答コードを受信する (認識されるステータスコードはENUM_DEBUG_INTERFACE_COMMAND_STATUS_CODESで記述されます) インターフェイス。コマンドの送信は、次の手順に従う必要があります。
    1. command_statusがTX_STATUS_CMD_READYになるまで待機します。
    2. 関連するcommand_parametersを目的のコマンド (ENUM_INTERFACE_COMMANDSで記述されます) に設定します。
    3. requested_commandコードを設定します (ENUM_INTERFACE_COMMANDS)。
    4. command_statusがTX_STATUS_RESPONSE_READYになるまで待機します。
    5. requested_commandコードをCMD_RESPONSE_ACKに設定し、応答が受信されていることを肯定します。
    6. command_statusの値がTX_STATUS_CMD_READYに戻ると、次のコマンドを送信することができます。
  3. mem_summary_reportへのポインター。これは、キャリブレーションのより詳細なステータスを提供します。
  4. mem_cal_reportへのポインター。これは、キャリブレーション時に決定した設定の詳細 (遅延設定、マージン、vref設定など) を提供します。

例1: 完全なEMIFの再キャリブレーションを要求する手順

  1. command_statusを読み取ります。readdata=32’h0000_0000 (TX_STATUS_CMD_READY) になるまで待機します。
  2. キャリブレーションするwritedata=Interface_IDを使用し、command_parameters[0] に書き込みます。インターフェイスが1つしかない場合は、writedata=32’h0000_0000を設定します。
  3. writedata=32’h0000_0003 (DYNAMIC_FULL_RECAL) を使用し、command_parameters[1] に書き込みます。サポートされている他のキャリブレーション・オプションに関しては、ENUM_INIT_MODEの表を参照してください。
  4. writedata=32’h0000_0005 (RUN_MEM_CALIBRATE) を使用し、requested_commandに書き込みます。
  5. command_statusを読み取ります。readdata=32’h0000_0003　(TX_STATUS_RESPONSE_READY) になるまで待機します。
  6. writedata=32’h0000_0001 (CMD_RESPONSE_ACK) を使用し、requested_commandに書き込みます。

例2: VREF_OUTの開始値を設定し、新しい開始値を使用してEMIFを再キャリブレーション

  1. command_statusを読み取ります。readdata=32’h0000_0000 (TX_STATUS_CMD_READY) になるまで待機します。
  2. 新しいVREF_OUTを設定します。Vref_settingおよびVref_rangeを決定する方法に関しては、debug_cal_data_structを参照してください。
    1. writedata=Vref_settingを使用し、command_parameters[0] に書き込みます。
    2. writedata=Vref_rangeを使用し、command_parameters[1] に書き込みます。
    3. writedata=32’h0000_001B (SET_VREF_OUT) を使用し、requested_commandに書き込みます。
    4. command_statusを読み取ります。readdata=32’h0000_0003 (TX_STATUS_RESPONSE_READY) になるまで待機します。
    5. writedata=32’h0000_0001 (CMD_RESPONSE_ACK) を使用し、requested_commandに書き込みます。
  3. 再キャリブレーションを要求します。例1の手順に従いますが、init_modeはSKIP_INIT_VREFに設定します。

例3: VREF_INとVREF_OUTをハードコーディングし、次のEMIFの再キャリブレーションでVREFCALをバイパス

  1. 新しいVREF_OUTを設定します。Vref_settingおよびVref_rangeを決定する方法に関しては、debug_cal_data_structを参照してください。
    1. command_statusを読み取ります。readdata=32’h0000_0000 (TX_STATUS_CMD_READY) になるまで待機します。
    2. writedata=Vref_settingを使用し、command_parameters[0] に書き込みます。
    3. writedata=Vref_rangeを使用し、command_parameters[1] に書き込みます。
    4. writedata=32’h0000_001B (SET_VREF_OUT) を使用し、requested_commandに書き込みます。
    5. command_statusを読み取ります。readdata=32’h0000_0003 (TX_STATUS_RESPONSE_READY) になるまで待機します。
    6. writedata=32’h0000_0001 (CMD_RESPONSE_ACK) を使用し、requested_commandに書き込みます。
  2. 新しいVREF_INを設定します。Vref_settingおよびVref_rangeを決定する方法に関しては、debug_cal_data_structを参照してください。
    1. command_statusを読み取ります。readdata=32’h0000_0000 (TX_STATUS_CMD_READY) になるまで待機します。
    2. writedata=Vref_settingを使用し、command_parameters[0] に書き込みます。
    3. writedata=32’h0000_001A (SET_VREF_IN) を使用し、requested_commandに書き込みます。
    4. command_statusを読み取ります。readdata=32’h0000_0003 (TX_STATUS_RESPONSE_READY) になるまで待機します。
    5. writedata=32’h0000_0001 (CMD_RESPONSE_ACK) を使用し、requested_commandに書き込みます。
  3. VREF_INおよびVREF_OUTをスキップするようにキャリブレーションを設定します。
    1. command_statusを読み取ります。readdata=32’h0000_0000 (TX_STATUS_CMD_READY) になるまで待機します。
    2. writedata=32'h 0000 C000 (CALIB_SKIP_VREFIN_CAL | CALIB_SKIP_VREFOUT_CAL) を使用し、command_parameters[0] に書き込みます。
    3. writedata= 32'h 0000 001E (SET_SKIP_STEPS) を使用し、requested_commandに書き込みます。
    4. command_statusを読み取ります。readdata=32’h0000_0003 (TX_STATUS_RESPONSE_READY) になるまで待機します。
  4. EMIFのキャリブレーションを開始します。例1と同じ手順に従いますが、init_modeはSKIP_INIT_VREFに設定します。

パラメーター 構造内のオフセット サイズ 目的
data_size 0 32 この構造のサイズ (バイト単位)
status 4 32 出力: キャリブレーション・ステータス (ENUM_CAL_ERROR)
requested_command 8 32 入力: ユーザーがファームウェアに実行させるコマンド (ENUM_INTERFACE_COMMANDS)
command_status 12 32 出力: ユーザーが要求したコマンドのステータス (ENUM_DEBUG_INTERFACE_COMMAND_STATUS_CODES)
command_parameters[0] 16 32 入力: requested_commandのパラメーター。各コマンドに関連するパラメーターは、ENUM_DEBUG_INTERFACE_COMMANDSで説明されています。
command_parameters[1] 20 32 入力: requested_commandのパラメーター。各コマンドに関連するパラメーターは、ENUM_DEBUG_INTERFACE_COMMANDSで説明されています。
command_parameters[2] 24 32 入力: requested_commandのパラメーター。各コマンドに関連するパラメーターは、ENUM_DEBUG_INTERFACE_COMMANDSで説明されています。
command_parameters[3] 28 32 入力: requested_commandのパラメーター。各コマンドに関連するパラメーターは、ENUM_DEBUG_INTERFACE_COMMANDSで説明されています。
mem_summary_report_pointer 32 32 出力: mem_summary_report構造体へのポインター
mem_cal_report_pointer 36 32 出力: mem_cal_report構造体へのポインター

mem_summary_report (mem_summary_report_pointer)

この構造体は、キャリブレーションのステータスに関する詳細を提供します。

パラメーター 構造内のオフセット サイズ 備考
data_size 0 32 この構造のサイズ (バイト単位)
report_flags 4 32

bit[0]: レポートが準備できている場合は1であり、以下のすべてのレジスターが有効です。

bits[23:1]: 今後の使用に向けて予約されています。

bits[31:24]: このレポートのバージョン番号。
error_stage 12 32 キャリブレーションが失敗した最初のステージ (ENUM_CAL_STAGE)
error_group 16 32 各ビットはdqsグループに対応します。ビットが1に設定されている場合、対応するグループは、error_stageで示されているステージで失敗しています。
error_code 20 32 詳細なキャリブレーション・ステータス (ENUM_CAL_ERROR)
in_out_rate 72 8

bits [7:4] = out_rate = vco : mem_clk

bits [3:0] = in_rate = mem_clk : phy_clkの比
cur_interface_idx 32 32 保存されているデバッグ情報が適用されるインターフェイスのID。つまり、直近でキャリブレーションされたインターフェイス。

mem_cal_report (mem_cal_report_pointer)

この構造体は、キャリブレーション時に観察された設定の詳細 (遅延設定、マージン、vref設定など) を提供します。

パラメーター 構造内のオフセット 配列内の要素数 (配列でない場合は1) 配列内の各要素のサイズ
data_size 0 1 32
debug_cal_data_struct_pointer__cal_data_dq_in 4 num_dq 32
debug_cal_data_struct_pointer__cal_data_dq_out 8 num_dq 32
debug_cal_data_struct_pointer__cal_data_dm_dbi_in 12 num_dm 32
debug_cal_data_struct_pointer__cal_data_dm_dbi_out 16 num_dm 32
debug_cal_data_struct_pointer__cal_data_dqs_in 20 num_dqs_rd 32
debug_cal_data_struct_pointer__cal_data_dqs_en 24 num_dqs_rd 32
debug_cal_data_struct_pointer__cal_data_dqs_en_b 28 num_dqs_rd 32
debug_cal_data_struct_pointer__cal_data_dqs_out 32 num_dqs_wr 32
debug_cal_data_struct_pointer__vrefin 36 num_dqs_rd 32
debug_cal_data_struct_pointer__vrefout 40 num_dqs_wr 32
debug_cal_data_struct_pointer__cal_data_ca 44 num_ac_rom_enums 32
debug_cal_data_struct_pointer__vfifo 52 num_dqs_rd 8
debug_cal_data_struct_pointer__lfifo 56 num_dqs_rd 8
debug_cal_data_struct_pointer__dcc_dq_in 60 num_dq 8
debug_cal_data_struct_pointer__dcc_dq_out 64 num_dq 8
debug_cal_data_struct_pointer__dcc_dm_dbi_in 68 num_dm 8
debug_cal_data_struct_pointer__dcc_dm_dbi_out 72 num_dm 8
debug_cal_data_struct_pointer__dcc_dqs_in 76 num_dqs_rd 8
debug_cal_data_struct_pointer__dcc_dqs_out 80 num_dqs_wr 8
debug_cal_data_struct_pointer__dcc_ca 84 num_ac_rom_enums 8
debug_cal_data_struct_pointer__vrefout_all_ranks 88 num_dqs_wr 8
debug_cal_data_struct_pointer__ctle_out 92 num_dqs_wr 8
debug_cal_data_struct_pointer__ctle_in_dq 96 num_dq 8
debug_cal_data_struct_pointer__ctle_in_dqs 100 num_dqs_rd 8
write_lat 108 1 32
read_lat 112 1 32
rank_skew_data_out 116 1 32
rank_skew_dqsen 120 1 32
extra_rank_delay_any_to_read 124 1 32
extra_rank_delay_any_to_write 128 1 32

debug_cal_data_struct

このデータ構造は何度もインスタンス化され、mem_cal_report内の各debug_cal_data_struct_pointer__*で指し示されます。settingフィールドには、特定のパラメーターに対して選択されている設定が格納されます。また、left_edgeおよびright_edgeフィールドには、トランザクションが通過したと特定された設定からのオフセットが格納されます。格納されている値を解釈する際は、次の点に注意してください。

  • タイミング・パラメーターの場合、3つのフィールドはすべてタップで保存されます。
  • 電圧パラメーターの場合、settingフィールドは次のとおりです。
    • ビット[15:8] = vref_range。これは、IPのパラメーター化の際に設定されます。
      • 値0の範囲は、VCCIO/VREFDQの60から92.5%です。
      • 値1の範囲は、VCCIO/VREFDQの45から77.5%です。
    • ビット[7:0] = 範囲内の増分ステップ数 (各ステップは0.65%) としてキャリブレーション時に決定したvref_setting

      例えば、DDR4の場合、VCCIO電圧は1.2Vです。よって、setting = 0x0122の場合:

      Vref_range=1、vref_setting=34

      したがって、Vref値をボルトで計算する場合: ((34 × 0.0065) + 0.45) × 1.2V) = 0.805V

パラメーター 構造内のオフセット サイズ
setting 0 16
left_edge 2 8
right_edge 3 8
レベル 2 の表題