外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 12/14/2020
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ドキュメント目次

7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller

表 128.  グループ: Controller
表示名 説明
Maximum Avalon-MM burst length Avalon-MMバスの最大バースト長を指定します。これをFIFOのコンフィグレーションに使用し、最大のデータバーストを管理できるようにします。FIFOが長くなるにつれ、コアロジックがより多く必要になります。 (識別子: CTRL_QDR4_AVL_MAX_BURST_COUNT)
Generate power-of-2 data bus widths for Qsys 有効になっている場合、Avalonデータバス幅は直近の2のべき乗に切り捨てられます。データバス内のシンボルの幅もまた、最も近い2 のべき乗に切り捨てられます。このオプションは、データバスとシンボルの幅を2のべき乗にする必要があるQsysインターコネクト・コンポーネントにメモリー・インターフェイスを接続することが分かっている場合にのみ有効にします。このオプションを有効にすると、メモリーデバイスの密度を最大限に活用できません。

例えばx36のデータ幅でこのパラメーターを選択すると、Avalonデータバスは256ビットに定義されます。この場合、データ幅の上位4ビットが無視されます。

(識別子: CTRL_QDR4_AVL_ENABLE_POWER_OF_TWO_BUS)
Additional read-after-write turnaround time (シングルポートの) データバスを書き込みから読み出しに切り替える際に追加されるアイドル・メモリー・サイクル数を指定します。 (識別子: CTRL_QDR4_ADD_RAW_TURNAROUND_DELAY_CYC)
Additional write-after-read turnaround time (シングルポートの) データバスを読み出しから書き込みに切り替える際に追加されるアイドル・メモリー・サイクル数を指定します。(識別子: CTRL_QDR4_ADD_WAR_TURNAROUND_DELAY_CYC)