インテルのみ表示可能 — GUID: vog1547148343139
Ixiasoft
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11.3.1. FPGAのタイミング問題の評価
- .sdcファイルが不適切に インテル® Quartus® Primeプロジェクトに追加されている場合
- インテル® Quartus® Primeの解析と合成の設定が不正確な場合
- インテル® Quartus® Primeのフィッターの設定が不正確な場合
これらの問題についてはすべて、推奨される設定の詳細を提供している適切なユーザーガイドを参照し、次の手順に従います。
- IPで生成された.sdcファイルが、プロジェクト・ウィンドウに含める インテル® Quartus® Primeのタイミング・アナライザー・ファイルにリストされていることを確認します。
- 次のように設定をコンフィグレーションし、デザインでタイミングを収束させます。
-
- Assignmentsメニューで、Settingsをクリックします。
- Categoryリストで、Compiler Settingsをクリックします。
- Optimization mode > Performance > High Performance Effortを選択します。
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- Assignmentsメニューで、Settingsをクリックします。
- Categoryリストで、Compiler Settings > Advanced Settings (Synthesis).をクリックします。
- Optimization Techniqueには、Speedを選択します。
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- Assignmentsメニューで、Settingsをクリックします。
- Categoryリストで、Compiler Settings > Advanced Settings (Fitter) をクリックします。
- Physical Placement Effortには、High Effort/Maximum Effortを選択します。
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- Timing Analyzer Report Ignored Constraintsを使用し、.sdcファイルが正常に適用されていることを確認します。
- Timing Analyzer Report Unconstrained Pathsを使用し、クリティカル・パスがすべて正しく制約されていることを確認します。
以下の条件のいずれかに該当する場合、より複雑なタイミング問題が発生する可能性があります。
- デザインに複数のPHYプロジェクトまたはコア・プロジェクトが含まれる場合
- リソースが多量に使用されるデバイスの場合
- 大きなダイサイズで、幅が広く、分散している最大パフォーマンスのインターフェイスがデザインに含まれる場合
上記の場合はいずれも、PHYまたはコントローラーをFPGA周囲に分配する際に、最適ではない配置結果がもたらされる可能性があります。このような問題を評価するには、自動生成されたデザイン例の最上位ファイルのみにデザインを簡略化して、コアがタイミングを満たし、インターフェイスが機能するかを確認します。失敗した場合は、より根本的なタイミングの問題が存在することを意味します。スタンドアロンのデザインでコアのタイミングに合格する場合は、この配置およびフィットと完全なデザインの違いを評価します。
Logic Lock領域を使用する、もしくはパーティションをデザインし、メモリー・コントローラーの配置をより適切に定義します。インターフェイスをスタンドアロンで配置後に、ほかのインターフェイスでも繰り返し、結合して、最後にデザインの残りの部分を追加します。
また、フィッターのシードを使用して、配置およびルーターの努力乗数を引き上げます。