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1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて
2. インテルAgilex™ FPGA EMIF IP – 概要
3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー
4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号
5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション
6. インテルAgilex FPGA EMIF IP – DDR4のサポート
7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート
8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー
9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー
10. インテルAgilex FPGA EMIF IP – コントローラーの最適化
11. インテルAgilex FPGA EMIF IP – デバッグ
12. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴
3.1.1. インテルAgilex EMIFのアーキテクチャー: I/Oサブシステム
3.1.2. インテルAgilex EMIFのアーキテクチャー: I/O SSM
3.1.3. インテルAgilex EMIFのアーキテクチャー: I/Oバンク
3.1.4. インテルAgilex EMIFのアーキテクチャー: I/Oレーン
3.1.5. インテルAgilex EMIFのアーキテクチャー: 入力DQSクロックツリー
3.1.6. インテルAgilex EMIFのアーキテクチャー: PHYクロックツリー
3.1.7. インテルAgilex EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク
3.1.8. インテルAgilex EMIFのアーキテクチャー: クロックの位相アライメント
4.1.1.1. DDR4のlocal_reset_req
4.1.1.2. DDR4のlocal_reset_status
4.1.1.3. DDR4のpll_ref_clk
4.1.1.4. DDR4のpll_locked
4.1.1.5. DDR4のac_parity_err
4.1.1.6. DDR4のoct
4.1.1.7. DDR4のmem
4.1.1.8. DDR4のstatus
4.1.1.9. DDR4のafi_reset_n
4.1.1.10. DDR4のafi_clk
4.1.1.11. DDR4のafi_half_clk
4.1.1.12. DDR4のafi
4.1.1.13. DDR4のemif_usr_reset_n
4.1.1.14. DDR4のemif_usr_clk
4.1.1.15. DDR4のctrl_amm
4.1.1.16. DDR4のctrl_amm_aux
4.1.1.17. DDR4のctrl_auto_precharge
4.1.1.18. DDR4のctrl_user_priority
4.1.1.19. DDR4のctrl_ecc_user_interrupt
4.1.1.20. DDR4のctrl_ecc_readdataerror
4.1.1.21. DDR4のctrl_ecc_status
4.1.1.22. DDR4のctrl_mmr_slave
4.1.1.23. DDR4のhps_emif
4.1.1.24. DDR4のemif_calbus
4.1.1.25. DDR4のemif_calbus_clk
4.1.2.1. QDR-IVのlocal_reset_req
4.1.2.2. QDR-IVのlocal_reset_status
4.1.2.3. QDR-IVのpll_ref_clk
4.1.2.4. QDR-IVのpll_locked
4.1.2.5. QDR-IVのoct
4.1.2.6. QDR-IVのmem
4.1.2.7. QDR-IVのstatus
4.1.2.8. QDR-IVのafi_reset_n
4.1.2.9. QDR-IVのafi_clk
4.1.2.10. QDR-IVのafi_half_clk
4.1.2.11. QDR-IVのafi
4.1.2.12. QDR-IVのemif_usr_reset_n
4.1.2.13. QDR-IVのemif_usr_clk
4.1.2.14. QDR-IVのctrl_amm
4.1.2.15. QDR-IVのemif_calbus
4.1.2.16. QDR-IVのemif_calbus_clk
4.2.1. ctrlcfg0
4.2.2. ctrlcfg1
4.2.3. dramtiming0
4.2.4. sbcfg1
4.2.5. caltiming0
4.2.6. caltiming1
4.2.7. caltiming2
4.2.8. caltiming3
4.2.9. caltiming4
4.2.10. caltiming9
4.2.11. dramaddrw
4.2.12. sideband0
4.2.13. sideband1
4.2.14. sideband4
4.2.15. sideband6
4.2.16. sideband7
4.2.17. sideband9
4.2.18. sideband11
4.2.19. sideband12
4.2.20. sideband13
4.2.21. sideband14
4.2.22. dramsts
4.2.23. niosreserve0
4.2.24. niosreserve1
4.2.25. sideband16
4.2.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション
4.2.27. ecc4: ステータスとエラー情報
4.2.28. ecc5: 最新のSBEまたはDBEのアドレス
4.2.29. ecc6: 最新のドロップされた訂正コマンドのアドレス
4.2.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張
4.2.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
6.1.1. インテルAgilex EMIF IPにおけるDDR4のパラメーター: General
6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory
6.1.3. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/O
6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O
6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing
6.1.6. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Controller
6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics
6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General
7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory
7.1.3. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O
7.1.4. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Mem Timing
7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller
7.1.6. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Diagnostics
7.1.7. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Example Designs
11.1. インターフェイスのコンフィグレーションにおける性能の問題
11.2. 機能的な問題の評価
11.3. タイミング問題の特性
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証
11.5. ハードウェアのデバッグ・ガイドライン
11.6. ハードウェアの問題の分類
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用
11.10. EMIFオンチップ・デバッグ・ポート
11.11. Efficiency Monitor
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7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General
表示名 | 説明 |
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Configuration | メモリー・インターフェイスのコンフィグレーションを指定します。利用可能なオプションは、プロトコルとターゲットにするFPGA製品によって異なります。 (識別子: PHY_QDR4_CONFIG_ENUM) |
表示名 | 説明 |
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Memory clock frequency | メモリー・インターフェイスの動作周波数をMHzで指定します。メモリーの周波数を変更する場合は、Memoryタブのメモリー・レイテンシー・パラメーターおよび、Mem Timingタブのメモリー・タイミング・パラメーターを更新する必要があります。 (識別子: PHY_QDR4_MEM_CLK_FREQ_MHZ) |
Use recommended PLL reference clock frequency | 最高のパフォーマンスを実現するためのPLLリファレンス・クロック周波数を自動的に計算することを指定します。異なるPLLリファレンス・クロック周波数を指定する場合は、このパラメーターのチェックボックスを解除します。 (識別子: PHY_QDR4_DEFAULT_REF_CLK_FREQ) |
PLL reference clock frequency | このパラメーターは、ユーザーが提供するPLLリファレンス・クロックの周波数をIPに通知します。ユーザーは、有効なPLLリファレンス・クロック周波数をリストから選択する必要があります。リスト内の値は、メモリー・インターフェイスの周波数が変更されたり、ユーザーロジックのクロックレートが変更されたりした場合に変わる可能性があります。ジッター性能が向上するため、可能な限り最速のPLLリファレンス・クロック周波数を使用することが推奨されます。この周波数の選択は、ユーザーが「Use recommended PLL reference clock frequency」のオプションを選択しない場合にのみ必要になります。 (識別子: PHY_QDR4_USER_REF_CLK_FREQ_MHZ) |
PLL reference clock jitter | PLLリファレンス・クロック・ソースのピークからピークのジッターを指定します。PLLリファレンス・クロックのクロックソースは、ジッター要件に適合するか、それ以上である必要があります。ジッター要件は、ピークからピークで10ps、もしくは1e-12 BERで1.42ps RMS、1e-16 BERで1.22psです。 (識別子: PHY_QDR4_REF_CLK_JITTER_PS) |
Clock rate of user logic | ユーザーロジックのクロック周波数とメモリーのクロック周波数の関係を指定します。例えば、FPGAからメモリーデバイスに送信されるメモリークロックが800MHzでトグルする場合のクオーターレートのインターフェイスは、FPGAのユーザーロジックが200MHzで動作することを意味します。使用可能なオプションのリストは、メモリープロトコルとデバイスファミリーによって異なります。 (識別子: PHY_QDR4_RATE_ENUM) |
Core clocks sharing | デザインに、同じプロトコル、レート、周波数、およびPLLリファレンス・クロック・ソースをもつ複数のインターフェイスが含まれる場合、それらで共通のコア・クロック・ドメインのセットを共有することができます。コア・クロック・ドメインを共有することにより、クロック・ネットワークの使用を低減し、インターフェイス間のクロック同期ロジックを回避します。 コアクロックを共有するには、インターフェイスの1つを「Master」、残りのインターフェイスを「Slave」として指定します。RTLで、マスター・インターフェイスからのclks_sharing_master_out信号を、すべてのスレーブ・インターフェイスのclks_sharing_slave_in信号に接続します。 マスター・インターフェイスとスレーブ・インターフェイスはどちらも、それぞれの出力クロックポートをRTLで公開しますが (emif_usr_clk、afi_clkなど)、物理信号は同等であるため、マスターとスレーブのどちらのクロックポートでも使用することができます。同じコアクロックを共有するインターフェイス全体の合計幅が大きくなると、FPGAコアとペリフェラル間の転送においてタイミング・クロージャーが困難になる場合があります。 (識別子: PHY_QDR4_CORE_CLKS_SHARING_ENUM) |
Specify additional core clocks based on existing PLL | 追加のパラメーターが表示され、既存のPLLに基づき追加の出力クロックを作成できるようになります。このパラメーターは、デザインで利用可能なPLLリソースを使い果たしている場合の代替クロック生成メカニズムを提供します。追加し作成する出力クロックは、コアに供給することができます。このパラメーターで作成されるクロック信号は互いに同期していますが、メモリー・インターフェイスのコア・クロック・ドメイン (emif_usr_clk、afi_clkなど) には同期していません。クロックドメイン間でデータを転送する場合は、適切なクロックドメインクロッシング手法に従う必要があります。 (識別子: PLL_ADD_EXTRA_CLKS) |
表示名 | 説明 |
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Number of additional core clocks | PLLから作成する追加の出力クロック数を指定します。 (識別子: PLL_USER_NUM_OF_EXTRA_CLKS) |
表示名 | 説明 |
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Frequency | コアクロック信号の周波数を指定します。 (識別子: PLL_EXTRA_CLK_ACTUAL_FREQ_MHZ_GUI_5) |
Phase shift | コアクロック信号の位相シフトを指定します。 (識別子: PLL_EXTRA_CLK_ACTUAL_PHASE_PS_GUI_5) |
表示名 | 説明 |
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Frequency | コアクロック信号の周波数を指定します。 (識別子: PLL_EXTRA_CLK_ACTUAL_FREQ_MHZ_GUI_6) |
Phase shift | コアクロック信号の位相シフトを指定します。 (識別子: PLL_EXTRA_CLK_ACTUAL_PHASE_PS_GUI_6) |
表示名 | 説明 |
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Frequency | コアクロック信号の周波数を指定します。 (識別子: PLL_EXTRA_CLK_ACTUAL_FREQ_MHZ_GUI_7) |
Phase shift | コアクロック信号の位相シフトを指定します。 (識別子: PLL_EXTRA_CLK_ACTUAL_PHASE_PS_GUI_7) |
表示名 | 説明 |
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Frequency | コアクロック信号の周波数を指定します。 (識別子: PLL_EXTRA_CLK_ACTUAL_FREQ_MHZ_GUI_8) |
Phase shift | コアクロック信号の位相シフトを指定します。 (識別子: PLL_EXTRA_CLK_ACTUAL_PHASE_PS_GUI_8) |