外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 12/14/2020
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次

3.3.2. インテルAgilexのキャリブレーションにおける段階の説明

キャリブレーションのさまざまな段階で、アドレスおよびコマンドのキャリブレーション、読み出しのキャリブレーション、書き込みのキャリブレーションが実行されます。

アドレスおよびコマンドのキャリブレーション

アドレスおよびコマンドのキャリブレーションの目的は、必要に応じてアドレスおよびコマンド信号を遅延し、アドレスおよびコマンドウィンドウを最適化することです。この段階はすべてのプロトコルで利用できるわけではありません。また、不適切に実装されたボードデザインを補償することはできません。

アドレスおよびコマンドのキャリブレーションは、次の内容で構成されます。
  • レベリング・キャリブレーション — CKクロックに対して、CS#信号とアドレスおよびコマンドバス全体を中央に揃えます。この操作は、DDR4インターフェイスでのみ利用可能です。
  • デスキュー・キャリブレーション — CKクロックに対するアドレスおよびコマンドバスのビットごとのスキュー調整を提供します (CS#を除く)。この操作は、DDR4およびQDR-IVインターフェイスでのみ利用可能です。

読み出しのキャリブレーション

読み出しのキャリブレーションは、次の内容で構成されます。

  • DQSenキャリブレーション — 読み出しキャプチャー・クロックのゲーティングとゲーティング解除のタイミングをキャリブレーションします。これによりPHYは、正確な時間で読み出しクロックのゲーティングおよびその解除を行うことができるようになります。ゲーティングおよびその解除が早すぎたり遅すぎたりする場合は、データの破損が発生する可能性があります。この段階のアルゴリズムは、メモリープロトコルによって異なります。
  • デスキュー・キャリブレーション — 読み出しストローブまたはクロックに対する読み出しデータのビットごとのスキュー調整を実行します。
  • VREF-Inキャリブレーション — VREFレベルをFPGAでキャリブレーションします。
  • LFIFOキャリブレーション: フライバイ、スキュー、その他の変動および不確実性によって発生するグループ間の読み出し遅延の差を正規化します。

書き込みのキャリブレーション

書き込みのキャリブレーションは、次の内容で構成されます。

  • レベリング・キャリブレーション — 書き込みストローブとクロックをメモリークロックにアライメントし、特にフライバイトポロジーに関連するスキューを補償します。この段階のアルゴリズムは、メモリープロトコルによって異なります。
  • デスキュー・キャリブレーション — 書き込みストローブおよびクロックに対する書き込みデータのビットごとのスキュー調整を行います。
  • VREF-Outキャリブレーション — VREFレベルをメモリーデバイスでキャリブレーションします。