外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 12/14/2020
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ドキュメント目次

7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory

表 120.  グループ: Memory / Topology
表示名 説明
DQ width per device 各QDR IVデバイスのポートごとのDQピンの数を指定します。DQで使用可能な幅はx18とx36です。 (識別子: MEM_QDR4_DQ_PER_PORT_PER_DEVICE)
Enable width expansion 2つのメモリーデバイスを組み合わせてデータバス幅を2倍にするかを示します。2つのデバイスで、インターフェイスは最大72ビットの幅拡張のコンフィグレーションをサポートします。幅拡張のコンフィグレーションでは、アドレスおよび制御信号は2つのデバイスに配線されます。 (識別子: MEM_QDR4_WIDTH_EXPANDED)
Address width アドレスピンの数です。 (識別子: MEM_QDR4_ADDR_WIDTH)
Memory Type QDR-IV ファミリーには2つのメンバーがあります。

MEM_XP: QDR-IV Xtreme Performance (XP)、最大クロック周波数1066MHz

MEM_HP: QDR-IV High Performance (HP)、最大クロック周波数667MHz

(識別子: MEM_QDR4_MEM_TYPE_ENUM)
表 121.  グループ: Memory / Configuration Register Settings
表示名 説明
Address bus inversion アドレスバスの反転を有効にします。メモリーデバイスでAINVはすべてアクティブHighです。 (識別子: MEM_QDR4_ADDR_INV_ENA)
Data bus inversion DQピンのデータバス反転を有効にします。DINVA[1:0] およびDINVB[1:0] はすべてアクティブHighです。1に設定すると、対応するバスがメモリーデバイスで反転します。データ反転機能がOFFにプログラムされている場合、DINVA/DINVB出力ビットは常に0に駆動されます。 (識別子: MEM_QDR4_DATA_INV_ENA)
ODT (Clock) クロックのODT設定を制御するコンフィグレーション・レジスターの設定を決定します。 (識別子: MEM_QDR4_CK_ODT_MODE_ENUM)
ODT (Address/Command) アドレス/コマンドのODT設定を制御するコンフィグレーション・レジスターの設定を決定します。 (識別子: MEM_QDR4_AC_ODT_MODE_ENUM)
ODT (Data) データのODT設定を制御するコンフィグレーション・レジスターの設定を決定します。 (識別子: MEM_QDR4_DATA_ODT_MODE_ENUM)
Output drive (pull-up) プルアップ出力ドライブ設定を制御するコンフィグレーション・レジスターの設定を決定します。 (識別子: MEM_QDR4_PU_OUTPUT_DRIVE_MODE_ENUM)
Output drive (pull-down) プルダウン出力ドライブ設定を制御するコンフィグレーション・レジスターの設定を決定します。 (識別子: MEM_QDR4_PD_OUTPUT_DRIVE_MODE_ENUM)