インテルのみ表示可能 — GUID: pgo1591109132860
Ixiasoft
1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて
2. インテルAgilex™ FPGA EMIF IP – 概要
3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー
4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号
5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション
6. インテルAgilex FPGA EMIF IP – DDR4のサポート
7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート
8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー
9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー
10. インテルAgilex FPGA EMIF IP – コントローラーの最適化
11. インテルAgilex FPGA EMIF IP – デバッグ
12. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴
3.1.1. インテルAgilex EMIFのアーキテクチャー: I/Oサブシステム
3.1.2. インテルAgilex EMIFのアーキテクチャー: I/O SSM
3.1.3. インテルAgilex EMIFのアーキテクチャー: I/Oバンク
3.1.4. インテルAgilex EMIFのアーキテクチャー: I/Oレーン
3.1.5. インテルAgilex EMIFのアーキテクチャー: 入力DQSクロックツリー
3.1.6. インテルAgilex EMIFのアーキテクチャー: PHYクロックツリー
3.1.7. インテルAgilex EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク
3.1.8. インテルAgilex EMIFのアーキテクチャー: クロックの位相アライメント
4.1.1.1. DDR4のlocal_reset_req
4.1.1.2. DDR4のlocal_reset_status
4.1.1.3. DDR4のpll_ref_clk
4.1.1.4. DDR4のpll_locked
4.1.1.5. DDR4のac_parity_err
4.1.1.6. DDR4のoct
4.1.1.7. DDR4のmem
4.1.1.8. DDR4のstatus
4.1.1.9. DDR4のafi_reset_n
4.1.1.10. DDR4のafi_clk
4.1.1.11. DDR4のafi_half_clk
4.1.1.12. DDR4のafi
4.1.1.13. DDR4のemif_usr_reset_n
4.1.1.14. DDR4のemif_usr_clk
4.1.1.15. DDR4のctrl_amm
4.1.1.16. DDR4のctrl_amm_aux
4.1.1.17. DDR4のctrl_auto_precharge
4.1.1.18. DDR4のctrl_user_priority
4.1.1.19. DDR4のctrl_ecc_user_interrupt
4.1.1.20. DDR4のctrl_ecc_readdataerror
4.1.1.21. DDR4のctrl_ecc_status
4.1.1.22. DDR4のctrl_mmr_slave
4.1.1.23. DDR4のhps_emif
4.1.1.24. DDR4のemif_calbus
4.1.1.25. DDR4のemif_calbus_clk
4.1.2.1. QDR-IVのlocal_reset_req
4.1.2.2. QDR-IVのlocal_reset_status
4.1.2.3. QDR-IVのpll_ref_clk
4.1.2.4. QDR-IVのpll_locked
4.1.2.5. QDR-IVのoct
4.1.2.6. QDR-IVのmem
4.1.2.7. QDR-IVのstatus
4.1.2.8. QDR-IVのafi_reset_n
4.1.2.9. QDR-IVのafi_clk
4.1.2.10. QDR-IVのafi_half_clk
4.1.2.11. QDR-IVのafi
4.1.2.12. QDR-IVのemif_usr_reset_n
4.1.2.13. QDR-IVのemif_usr_clk
4.1.2.14. QDR-IVのctrl_amm
4.1.2.15. QDR-IVのemif_calbus
4.1.2.16. QDR-IVのemif_calbus_clk
4.2.1. ctrlcfg0
4.2.2. ctrlcfg1
4.2.3. dramtiming0
4.2.4. sbcfg1
4.2.5. caltiming0
4.2.6. caltiming1
4.2.7. caltiming2
4.2.8. caltiming3
4.2.9. caltiming4
4.2.10. caltiming9
4.2.11. dramaddrw
4.2.12. sideband0
4.2.13. sideband1
4.2.14. sideband4
4.2.15. sideband6
4.2.16. sideband7
4.2.17. sideband9
4.2.18. sideband11
4.2.19. sideband12
4.2.20. sideband13
4.2.21. sideband14
4.2.22. dramsts
4.2.23. niosreserve0
4.2.24. niosreserve1
4.2.25. sideband16
4.2.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション
4.2.27. ecc4: ステータスとエラー情報
4.2.28. ecc5: 最新のSBEまたはDBEのアドレス
4.2.29. ecc6: 最新のドロップされた訂正コマンドのアドレス
4.2.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張
4.2.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
6.1.1. インテルAgilex EMIF IPにおけるDDR4のパラメーター: General
6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory
6.1.3. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/O
6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O
6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing
6.1.6. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Controller
6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics
6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General
7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory
7.1.3. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O
7.1.4. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Mem Timing
7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller
7.1.6. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Diagnostics
7.1.7. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Example Designs
11.1. インターフェイスのコンフィグレーションにおける性能の問題
11.2. 機能的な問題の評価
11.3. タイミング問題の特性
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証
11.5. ハードウェアのデバッグ・ガイドライン
11.6. ハードウェアの問題の分類
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用
11.10. EMIFオンチップ・デバッグ・ポート
11.11. Efficiency Monitor
インテルのみ表示可能 — GUID: pgo1591109132860
Ixiasoft
11.11.3. コントロール・レジスターおよびステータスレジスター
ステータスレジスターには、 Avalon® インターフェイスで発生したトランザクションの記録が保持され、効率の計算に役立つ情報が含まれています。ステータスレジスターでのトランザクションの記録は、コントロール・レジスターを介して有効化、無効化、またはリセットすることができます。
次の表は、利用可能なレジスターをまとめています。
シンボルアドレス | レジスター名 | 読み出し可能または書き込み可能 | レジスターの説明 |
---|---|---|---|
0x0 | EFFMON_START | 読み出し可能および書き込み可能 |
|
0x4 | EFFMON_READ_COUNTER | 読み出し可能 | 発行された読み出しコマンド数。 |
0x8 | EFFMON_WRITE_COUNTER | 読み出し可能 | 発行された書き込みコマンド数。 |
0xC | EFFMON_CYCLE_COUNTER | 読み出し可能 | 最初のコマンド (読み出しまたは書き込み) がインターフェイスで発行されてからのクロックサイクル数 (このカウンターはEFFMON_CYCLE_COUNTER_MAXで停止します)。 |
0x10 | EFFMON_COUNTER_SATURATION | 読み出し可能 |
|
0x14 | EFFMON_RDLAT_MIN | 読み出し可能 | 最小読み出しレイテンシー。読み出しレイテンシーは、読み出しコマンドが発行されたクロックサイクルから、対応するreaddatavalid信号がアサートされたクロックサイクルまでで測定されます。 |
0x18 | EFFMON_RDLAT_MAX | 読み出し可能 | 最大読み出しレイテンシー。読み出しレイテンシーは、読み出しコマンドが発行されたクロックサイクルから、対応するreaddatavalid信号がアサートされたクロックサイクルまでで測定されます。 |
0x1C | EFFMON_RDLAT_TOTAL_L | 読み出し可能 | 合計読み出しレイテンシー (下位32ビット)。読み出しレイテンシーは、読み出しコマンドが発行されたクロックサイクルから、対応するreaddatavalid信号がアサートされたクロックサイクルまでで測定されます。 |
0x20 | EFFMON_RDLAT_TOTAL_H | 読み出し可能 | 合計読み出しレイテンシー (上位32ビット)。読み出しレイテンシーは、読み出しコマンドが発行されたクロックサイクルから、対応するreaddatavalid信号がアサートされたクロックサイクルまでで測定されます。 |
0x24 | EFFMON_READDATAVALID_COUNTER | 読み出し可能 | readdatavalidがアサートされるクロックサイクルの総数。 |
0x28 | EFFMON_TRANSFER_COUNTER | 読み出し可能 | amm_writeおよびamm_readyがアサートされるサイクル数、もしくはamm_readdatavalidがアサートされるサイクル数を示します。 |
0x2C | EFFMON_COMMAND_WAIT_COUNTER | 読み出し可能 | waitrequestのアサートにより、読み出しまたは書き込みコマンドの発行がストールしていた合計サイクル数を示します。 |
0x30 | EFFMON_NO_READDATAVALID_COUNTER | 読み出し可能 | 読み出しコマンドの発行後にreaddatavalidがLowになっているサイクル数を示します。 |
0x34 | EFFMON_MASTER_IDLE_COUNTER | 読み出し可能 | インターフェイスで最初のコマンド (読み出しまたは書き込み) が発行された後の、マスターからの読み出しまたは書き込みがないサイクル数を示します。 |
0x38 | EFFMON_MASTER_WRIDLE_COUNTER | 読み出し可能 | マスターが有効な書き込みデータを提供できず、マルチワード・バースト内でWRITEを強制的にデアサートしているサイクル数を示します。 |
0x3C | EFFMON_STATUS_CLEAR | 読み出し可能および書き込み可能 | 値1を書き込み、すべてのステータスレジスターをクリアします。この値は、ステータスレジスターがクリアされると自動的に0戻ります。 |
0x40 | EFFMON_END_OF_TRANS_COUNTER | 読み出し可能 | インターフェイスでの最後のトランザクション (読み出し、書き込み、read_data_validなど) の時点でのEFFMON_CYCLE_COUNTERのスナップショットを格納します。この値は、ツールキットのGUIで効率を計算する際の分母として使用されます。 |