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1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて
2. インテルAgilex™ FPGA EMIF IP – 概要
3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー
4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号
5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション
6. インテルAgilex FPGA EMIF IP – DDR4のサポート
7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート
8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー
9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー
10. インテルAgilex FPGA EMIF IP – コントローラーの最適化
11. インテルAgilex FPGA EMIF IP – デバッグ
12. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴
3.1.1. インテルAgilex EMIFのアーキテクチャー: I/Oサブシステム
3.1.2. インテルAgilex EMIFのアーキテクチャー: I/O SSM
3.1.3. インテルAgilex EMIFのアーキテクチャー: I/Oバンク
3.1.4. インテルAgilex EMIFのアーキテクチャー: I/Oレーン
3.1.5. インテルAgilex EMIFのアーキテクチャー: 入力DQSクロックツリー
3.1.6. インテルAgilex EMIFのアーキテクチャー: PHYクロックツリー
3.1.7. インテルAgilex EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク
3.1.8. インテルAgilex EMIFのアーキテクチャー: クロックの位相アライメント
4.1.1.1. DDR4のlocal_reset_req
4.1.1.2. DDR4のlocal_reset_status
4.1.1.3. DDR4のpll_ref_clk
4.1.1.4. DDR4のpll_locked
4.1.1.5. DDR4のac_parity_err
4.1.1.6. DDR4のoct
4.1.1.7. DDR4のmem
4.1.1.8. DDR4のstatus
4.1.1.9. DDR4のafi_reset_n
4.1.1.10. DDR4のafi_clk
4.1.1.11. DDR4のafi_half_clk
4.1.1.12. DDR4のafi
4.1.1.13. DDR4のemif_usr_reset_n
4.1.1.14. DDR4のemif_usr_clk
4.1.1.15. DDR4のctrl_amm
4.1.1.16. DDR4のctrl_amm_aux
4.1.1.17. DDR4のctrl_auto_precharge
4.1.1.18. DDR4のctrl_user_priority
4.1.1.19. DDR4のctrl_ecc_user_interrupt
4.1.1.20. DDR4のctrl_ecc_readdataerror
4.1.1.21. DDR4のctrl_ecc_status
4.1.1.22. DDR4のctrl_mmr_slave
4.1.1.23. DDR4のhps_emif
4.1.1.24. DDR4のemif_calbus
4.1.1.25. DDR4のemif_calbus_clk
4.1.2.1. QDR-IVのlocal_reset_req
4.1.2.2. QDR-IVのlocal_reset_status
4.1.2.3. QDR-IVのpll_ref_clk
4.1.2.4. QDR-IVのpll_locked
4.1.2.5. QDR-IVのoct
4.1.2.6. QDR-IVのmem
4.1.2.7. QDR-IVのstatus
4.1.2.8. QDR-IVのafi_reset_n
4.1.2.9. QDR-IVのafi_clk
4.1.2.10. QDR-IVのafi_half_clk
4.1.2.11. QDR-IVのafi
4.1.2.12. QDR-IVのemif_usr_reset_n
4.1.2.13. QDR-IVのemif_usr_clk
4.1.2.14. QDR-IVのctrl_amm
4.1.2.15. QDR-IVのemif_calbus
4.1.2.16. QDR-IVのemif_calbus_clk
4.2.1. ctrlcfg0
4.2.2. ctrlcfg1
4.2.3. dramtiming0
4.2.4. sbcfg1
4.2.5. caltiming0
4.2.6. caltiming1
4.2.7. caltiming2
4.2.8. caltiming3
4.2.9. caltiming4
4.2.10. caltiming9
4.2.11. dramaddrw
4.2.12. sideband0
4.2.13. sideband1
4.2.14. sideband4
4.2.15. sideband6
4.2.16. sideband7
4.2.17. sideband9
4.2.18. sideband11
4.2.19. sideband12
4.2.20. sideband13
4.2.21. sideband14
4.2.22. dramsts
4.2.23. niosreserve0
4.2.24. niosreserve1
4.2.25. sideband16
4.2.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション
4.2.27. ecc4: ステータスとエラー情報
4.2.28. ecc5: 最新のSBEまたはDBEのアドレス
4.2.29. ecc6: 最新のドロップされた訂正コマンドのアドレス
4.2.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張
4.2.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
6.1.1. インテルAgilex EMIF IPにおけるDDR4のパラメーター: General
6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory
6.1.3. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/O
6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O
6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing
6.1.6. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Controller
6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics
6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General
7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory
7.1.3. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O
7.1.4. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Mem Timing
7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller
7.1.6. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Diagnostics
7.1.7. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Example Designs
11.1. インターフェイスのコンフィグレーションにおける性能の問題
11.2. 機能的な問題の評価
11.3. タイミング問題の特性
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証
11.5. ハードウェアのデバッグ・ガイドライン
11.6. ハードウェアの問題の分類
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用
11.10. EMIFオンチップ・デバッグ・ポート
11.11. Efficiency Monitor
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7.3.3.2. 一般的なガイドライン
インテルAgilexデバイスをターゲットにする外部メモリー・インターフェイス・ピンのピン配置を行う際はかならず、ハード・メモリー・コントローラーを使用している場合でも独自のソリューションを使用している場合でも、推奨されるガイドラインに従う必要があります。
注:
- インテルAgilexハード・プロセッサー・サブシステム (HPS) のEMIF IPのピン配置要件は、HPS以外のメモリー・インターフェイスの配置要件よりも制約が厳しくなります。HPS EMIF IPは、IPのコンフィグレーションに基づき、 インテル® Quartus® Primeプロ・エディション IPファイル (.qip) で固定のピン配置を定義します。
- QDR-IVは、HPSでサポートされていません。
インテルAgilex外部メモリー・インターフェイスのピンを配置する際は、次の一般的なガイドラインに従います。
- 単一の外部メモリー・インターフェイスのピンが同じエッジのI/Oにあることを確認します。
- 外部メモリー・インターフェイスは、同じエッジの1つもしくは複数のバンクを占有することができます。インターフェイスが複数のバンクを占有する必要がある場合、それらのバンクが互いに隣接していることを確認します。
- I/Oバンクが2つのインターフェイスで共有されている (つまり、2つのサブバンクが2つの異なるEMIFインターフェイスに属している) 場合、両方のインターフェイスで同じ電圧を共有する必要があります。
- サブバンク内のI/Oレーンを2つの異なるEMIFインターフェイスで共有することは許可されていません。サブバンク内のI/Oレーンは、1つのEMIFインターフェイスにのみ割り当てることができます。
- 同じバンク内の外部メモリー・インターフェイスで使用されていないピンは、汎用I/Oピンとして使用できない場合があります。
- ファブリックEMIFの場合、EMIFインターフェイスに割り当てられているI/Oレーンの未使用ピンは、汎用I/Oピンとして使用できません。同じサブバンク内で、EMIFインターフェイスに割り当てられていないI/Oレーンのピンは、汎用I/Oピンとして使用することができます。
- HPS EMIFの場合、EMIFインターフェイスに割り当てられているI/Oレーンの未使用ピンは、汎用I/Oピンとして使用できません。同じサブバンク内で、EMIFインターフェイスに割り当てられていないI/Oレーンのピンもまた、汎用I/Oピンとして使用することはできません。詳細に関しては、 インテルAgilex EMIF IPとHPSのI/Oバンク使用時の制約 を参照してください。
- アドレスおよびコマンドピン、およびそれらに関連付けられているクロックピン (CKおよびCK#) は、単一のサブバンク内に存在する必要があります。アドレスおよびコマンドピンを含むサブバンクは、アドレスおよびコマンドサブバンクとして識別されます。
- インターフェイスが3つ以上のサブバンクを使用する場合、中央のサブバンクをアドレスおよびコマンドサブバンクとして選択し、レイテンシーを最小限に抑えます。
- アドレスおよびコマンドバンク内のアドレスおよびコマンドピンとそれらに関連付けられているクロックピンは、Intel Agilex External Memory Interface Pin Informationのファイルで定義されている固定のピン配置スキームに従う必要があります。このファイルは、Pin-Out Files for Intel FPGA Devicesより入手可能です。
- アドレスおよびコマンドサブバンクの未使用のI/Oレーンは、x8 DQSグループなどのデータグループの実装に使用することができます。データグループは、アドレスおよびコマンド信号と同じコントローラーからのものにする必要があります。
- I/Oレーンは、アドレスおよびコマンドピンとデータピンの両方で使用することはできません。
- 読み出しデータグループは、ピンの表およびPin PlannerのDQSグループに従い配置します。読み出しデータストローブ (DQSおよびDQS#など) または読み出しクロック (CQおよびCQ#、QKおよびQK#など) は、特定の読み出しデータ・グループ・サイズのDQS/CQおよびDQSn/CQnとして機能できる物理ピンに属している必要があります。関連する読み出しデータピン (DQとQなど) は、同じグループ内に配置する必要があります。
- 特定のデバイス・コンフィグレーション・スキームを使用している場合、デバイス内のサブバンクの1つ (通常はコーナーのバンク3A内のサブバンク) を使用できないことがあります。一部のスキームでは、EMIFデータグループに使用できるI/Oレーンがある場合があります。
- AVST-8 – これは完全にSDM内に含まれているため、サブバンク3Aのすべてのレーンを外部メモリー・インターフェイスで使用することができます。
- AVST-32 – レーン0、1、2、3はすべて有効に占有されており、外部メモリー・インターフェイスでは使用できません。
- AVST-16 – レーン0、1、3を外部メモリー・インターフェイスで使用することができません。ただし、レーン2にはSDM_MISSION_DATA[25:16] が含まれています。AVSTx16にSDM_MISSION_DATA[25:16] が必要ない場合は、レーン2を外部メモリー・インターフェイスで使用することができます。
- 2つの異なるメモリー・インターフェイスでサブバンクとI/Oバンクを共有することはできません。