外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 12/14/2020
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次

9.3.2. FPGA書き込み動作のシミュレーション・デッキ

FPGA書き込みのシミュレーション・デッキを使用すると、書き込み動作のチャネル特性を評価することができます。

DDR4インターフェイスの場合、12ラインの抽出は、1つのx8 DQSグループ (8つのDQピン、相補的なDQSペア、およびIPで指定されている場合は書き込みDBI/DMピン)、もしくは2つのx4 DQSグループ (8つのDQピンと2つの相補的なDQSペア) のいずれかにマッピングされます。次の図は、FPGA書き込みのSPICEシミュレーション・デッキの構成を示しています。

シミュレーション・デッキではストローブパターンを生成し、従来の書き込み動作におけるDQSペアの動作をモデル化します。レーン内のピン2は被害側のピンとして指定され、反復するPRBS-10パターンで駆動されます。他のDQおよびDM/DBIピンはすべて加害側として指定され、PRBS-15パターンで駆動されます。

図 64. FPGA書き込みのシミュレーション・デッキの構造

FPGA

上の図の左側では、12個FPGA IBISモデルがインスタンス化され、IPで指定されているDQおよびDQSの電気的設定に一致するようにコンフィグレーションされます。パターン・ジェネレーターはこのサブサーキット内に埋め込まれており、IPで生成されたパラメーター・ファイルで自動的にコンフィグレーションされます。

PCB – 12ラインのチャネルモデル

このブロックは、メモリー・インターフェイスのDQSグループのいずれかを実装する信号と一致する12ライン (24ポートとグランド) のチャネルをモデル化します。DDR4の場合、これは、DQSx8グループ (データ、DM/DBI、およびストローブ) を構成する信号、または単一の12ピンのレーン内にまとめられている2つのDQSx4ニブルのいずれかになります。通常、これらのシミュレーションではワーストケースのシグナル・インテグリティーが予想されるレーンを使用する必要がありますが、必要に応じて、システム内のすべてのレーンのモデルでシミュレーションを実行することができます。

デフォルトでは、このサブサーキットは12本の独立した理想的な50オーム伝送ラインをインスタンス化します。これは、Touchstone抽出に置き換えることができます。その場合は、IPで生成されたパラメーター・ファイルで次のオプションを指定します。

パラメーター名 デフォルト値 説明
USE_DQ_PCB_EXTRACTION False 24ポートのTouchstone抽出をFPGAの読み出し/書き込みシミュレーションで使用するかを指定します。Trueに設定されている場合、DQ_PCB_EXTRACTION_FILEパラメーターで有効なTouchstoneファイルの位置を指定する必要があります。Falseに設定すると、理想的な伝送ラインモデルが使用されます。
DQ_PCB_EXTRACTION_FILE <empty> 24ポートのTouchstone抽出ファイルのファイル名を指定します (.s24p)。これは、データチャネルを表すものです。最初の12ピンは、選択したDQSグループに対するFPGAのボールに接続されているピン0から11にマッピングされます。次の12ピンは、チャネルの遠いほうの端にマッピングされます。これは、メモリーボール (ポイントツーポイント直接接続の場合)、またはマルチランク・トポロジーの分岐点になります。
注: PCB抽出ファイルをSPICEシミュレーション・デッキに統合する方法の詳細は、dq_pcb_wrapper.spファイルを参照してください。

マルチランクおよびコネクターのモデル

アドレス/コマンド・チャネルのマルチランク/コネクター・モデルのブロックと同様に、このブロックは、次のいずれかを実行する場合に使用することができます。

  • インターフェイスのマルチランク・トポロジーをモデル化し、DIMMの間隔、チャネルのロード、コンポーネントのスタックなどのパラメーターの影響を検討する
  • ベンダーより提供されているシミュレーション・モデルを挿入し、DIMMコネクターの影響をモデル化する

このブロックは、DQのPCB抽出モデルの終わりと各ランクのメモリーIBISモデルの受信側バンクの始まりの間にあります。抽出モデルを指定しない場合、ブロックのデフォルトモデルは次のようになります。

  • シングルランクDDR4システムの場合、このブロックのデフォルトモデルはダイレクトパススルーです。
  • デュアルランクDDR4システムの場合、このブロックのデフォルトモデルではランク0に直接接続します。また、12本の独立した50オーム、50ps伝送ラインをランク0とランク1の間に挿入し、2つのランク間のわずかな遅延差をモデル化します。
  • クアッドランクDDR4システムの場合、このブロックのデフォルトモデルではランク0とランク1に直接接続します。また、12本の独立した50オーム、50ps伝送ラインをランク0/1とランク2/3の間に挿入します。

このデフォルトの動作は、独自のSパラメーター・モデルを指定することにより上書きすることができます。その場合は、次のオプションを使用します。モデルのポート数は、IPで計算されるシステム内のDQランク数であるMEM_DQ_RANKSと一致する必要があることに注意してください。値1、2、または4は、シングル、デュアル、またはクアッドランクのシステムに対応し、それぞれ24、36、または60ポートのモデルが必要です。

パラメーター名 デフォルト値 説明
USE_DQ_MULTIRANK_CONNECTOR_EXTRACTION False NポートのTouchstone抽出をFPGA書き込み/読み出しシミュレーションで使用し、マルチランク分岐トポロジーやDIMMコネクターをモデル化するかを指定します。Trueに設定されている場合は、DQ_MULTIRANK_CONNECTOR_EXTRACTION_FILEパラメーターで有効なTouchstoneファイルの位置を指定する必要があります。Falseに設定すると、理想的な伝送ラインモデルが使用されます。
DQ_MULTIRANK_CONNECTOR_EXTRACTION_FILE <empty> NポートのTouchstone抽出ファイルのファイル名を指定します (.sNp)。これは、データチャネルを表すものです。最初の12ピンは、12ラインのDQチャネルモデルのエンドポイントに接続されるレーン0のピン0から11にマッピングされます。次の12ピンは、ランク0のメモリーIBISモデルの受信側バンクの先頭に接続されます。MEM_DQ_RANKSが1より大きい場合、次の12ピンはランク1のDIMMカード/メモリー・パッケージ・モデルに接続されます。クアッドランク・システムでは、ランク2およびランク3に接続されます。
注: マルチランク/コネクターのモデルをSPICEシミュレーション・デッキに統合する方法の詳細は、dq_mr_conn_wrapper.spファイルを参照してください。