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1. 外部メモリー・インターフェイス・インテル® Agilex™ FPGA IPについて
2. インテルAgilex™ FPGA EMIF IP – 概要
3. インテルAgilex FPGA EMIF IP – 製品アーキテクチャー
4. インテルAgilex FPGA EMIF IP – エンドユーザーの信号
5. インテルAgilex FPGA EMIF IP – メモリーIPのシミュレーション
6. インテルAgilex FPGA EMIF IP – DDR4のサポート
7. インテルAgilex FPGA EMIF IP – QDR-IVのサポート
8. インテルAgilex FPGA EMIF IP – タイミング・クロージャー
9. インテルAgilex FPGA EMIF IP – I/Oのタイミング・クロージャー
10. インテルAgilex FPGA EMIF IP – コントローラーの最適化
11. インテルAgilex FPGA EMIF IP – デバッグ
12. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス・インテルAgilex FPGA IPユーザーガイドの改訂履歴
3.1.1. インテルAgilex EMIFのアーキテクチャー: I/Oサブシステム
3.1.2. インテルAgilex EMIFのアーキテクチャー: I/O SSM
3.1.3. インテルAgilex EMIFのアーキテクチャー: I/Oバンク
3.1.4. インテルAgilex EMIFのアーキテクチャー: I/Oレーン
3.1.5. インテルAgilex EMIFのアーキテクチャー: 入力DQSクロックツリー
3.1.6. インテルAgilex EMIFのアーキテクチャー: PHYクロックツリー
3.1.7. インテルAgilex EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク
3.1.8. インテルAgilex EMIFのアーキテクチャー: クロックの位相アライメント
4.1.1.1. DDR4のlocal_reset_req
4.1.1.2. DDR4のlocal_reset_status
4.1.1.3. DDR4のpll_ref_clk
4.1.1.4. DDR4のpll_locked
4.1.1.5. DDR4のac_parity_err
4.1.1.6. DDR4のoct
4.1.1.7. DDR4のmem
4.1.1.8. DDR4のstatus
4.1.1.9. DDR4のafi_reset_n
4.1.1.10. DDR4のafi_clk
4.1.1.11. DDR4のafi_half_clk
4.1.1.12. DDR4のafi
4.1.1.13. DDR4のemif_usr_reset_n
4.1.1.14. DDR4のemif_usr_clk
4.1.1.15. DDR4のctrl_amm
4.1.1.16. DDR4のctrl_amm_aux
4.1.1.17. DDR4のctrl_auto_precharge
4.1.1.18. DDR4のctrl_user_priority
4.1.1.19. DDR4のctrl_ecc_user_interrupt
4.1.1.20. DDR4のctrl_ecc_readdataerror
4.1.1.21. DDR4のctrl_ecc_status
4.1.1.22. DDR4のctrl_mmr_slave
4.1.1.23. DDR4のhps_emif
4.1.1.24. DDR4のemif_calbus
4.1.1.25. DDR4のemif_calbus_clk
4.1.2.1. QDR-IVのlocal_reset_req
4.1.2.2. QDR-IVのlocal_reset_status
4.1.2.3. QDR-IVのpll_ref_clk
4.1.2.4. QDR-IVのpll_locked
4.1.2.5. QDR-IVのoct
4.1.2.6. QDR-IVのmem
4.1.2.7. QDR-IVのstatus
4.1.2.8. QDR-IVのafi_reset_n
4.1.2.9. QDR-IVのafi_clk
4.1.2.10. QDR-IVのafi_half_clk
4.1.2.11. QDR-IVのafi
4.1.2.12. QDR-IVのemif_usr_reset_n
4.1.2.13. QDR-IVのemif_usr_clk
4.1.2.14. QDR-IVのctrl_amm
4.1.2.15. QDR-IVのemif_calbus
4.1.2.16. QDR-IVのemif_calbus_clk
4.2.1. ctrlcfg0
4.2.2. ctrlcfg1
4.2.3. dramtiming0
4.2.4. sbcfg1
4.2.5. caltiming0
4.2.6. caltiming1
4.2.7. caltiming2
4.2.8. caltiming3
4.2.9. caltiming4
4.2.10. caltiming9
4.2.11. dramaddrw
4.2.12. sideband0
4.2.13. sideband1
4.2.14. sideband4
4.2.15. sideband6
4.2.16. sideband7
4.2.17. sideband9
4.2.18. sideband11
4.2.19. sideband12
4.2.20. sideband13
4.2.21. sideband14
4.2.22. dramsts
4.2.23. niosreserve0
4.2.24. niosreserve1
4.2.25. sideband16
4.2.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション
4.2.27. ecc4: ステータスとエラー情報
4.2.28. ecc5: 最新のSBEまたはDBEのアドレス
4.2.29. ecc6: 最新のドロップされた訂正コマンドのアドレス
4.2.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張
4.2.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
6.1.1. インテルAgilex EMIF IPにおけるDDR4のパラメーター: General
6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory
6.1.3. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/O
6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O
6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing
6.1.6. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Controller
6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics
6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General
7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory
7.1.3. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O
7.1.4. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Mem Timing
7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller
7.1.6. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Diagnostics
7.1.7. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Example Designs
11.1. インターフェイスのコンフィグレーションにおける性能の問題
11.2. 機能的な問題の評価
11.3. タイミング問題の特性
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証
11.5. ハードウェアのデバッグ・ガイドライン
11.6. ハードウェアの問題の分類
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用
11.10. EMIFオンチップ・デバッグ・ポート
11.11. Efficiency Monitor
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6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O
Hyperlynx*または同様のシミュレーターを使用し、ボードに最適な設定を決定します。そのほかの情報に関しては、EMIFシミュレーション・ガイダンスのwikiページを参照してください。
表示名 | 説明 |
---|---|
Voltage | メモリーデバイスとFPGAメモリー・インターフェイス間の信号を駆動するI/Oピンの電圧レベルです。 (識別子: PHY_DDR4_IO_VOLTAGE) |
Use default I/O settings | I/O設定の正当なセットが自動的に選択されることを指定します。デフォルトのI/O設定は、特定のボードに対してかならずしも最適化されているとは限りません。最適なシグナル・インテグリティーを実現するには、IBISモデルでI/Oのシミュレーションを実行し、シミュレーションの結果に基づきI/Oの設定を手動で入力します。 (識別子: PHY_DDR4_DEFAULT_IO) |
表示名 | 説明 |
---|---|
I/O standard | メモリー・インターフェイスのアドレス/コマンド・ピンにI/O電気規格を指定します。選択したI/O Standardにより、I/Oバッファー内の回路を業界標準に一致するようにコンフィグレーションします。 (識別子: PHY_DDR4_USER_AC_IO_STD_ENUM) |
Output mode | このパラメーターでは、選択したI/O Standardの電流ドライブ強度または終端設定を変更することができます。IBISモデルでボード・シミュレーションを実行し、デザインに最適な設定を決定します。 (識別子: PHY_DDR4_USER_AC_MODE_ENUM) |
Slew rate | メモリーバスのデータ出力ピンのスルーレートを指定します。スルーレート (またはエッジレート) は、信号が遷移できる速度を示すもので、単位時間あたりの電圧で測定されます。ボード・シミュレーションを実行し、メモリーの受信側で測定される、データバスのピンに最適なアイ開口を提供するデータ出力のスルーレートを決定します。 (識別子: PHY_DDR4_USER_DATA_OUT_SLEW_RATE_ENUM) |
Deemphasis mode | アドレス/コマンド出力ピンのデエンファシス・モードを指定します。デエンファシス・モードは、出力バッファーの個々のドライバーステージを有効にする速度を制御します。この設定を調整することは、レシーバーにおける電圧のオーバーシュート制御につながります。ボード・シミュレーションを実行し、アドレス信号とコマンド信号に最適なアイ開口を提供するデエンファシス設定を決定します。 (識別子: PHY_DDR4_USER_AC_DEEMPHASIS_ENUM) |
表示名 | 説明 |
---|---|
I/O standard | メモリー・クロック・ピンのI/O電気規格を指定します。選択したI/O Standardにより、I/Oバッファー内の回路を業界標準に一致するようにコンフィグレーションします。 (識別子: PHY_DDR4_USER_CK_IO_STD_ENUM) |
Output mode | このパラメーターでは、選択したI/O Standardの電流ドライブ強度または終端設定を変更することができます。IBISモデルでボード・シミュレーションを実行し、デザインに最適な設定を決定します。 (識別子: PHY_DDR4_USER_CK_MODE_ENUM) |
Slew rate | メモリーバスのデータ出力ピンのスルーレートを指定します。スルーレート (またはエッジレート) は、信号が遷移できる速度を示すもので、単位時間あたりの電圧で測定されます。ボード・シミュレーションを実行し、メモリーの受信側で測定される、データバスのピンに最適なアイ開口を提供するデータ出力のスルーレートを決定します。 (識別子: PHY_DDR4_USER_DATA_OUT_SLEW_RATE_ENUM) |
Deemphasis mode | メモリー・クロック・ピンのデエンファシス・モードを指定します。デエンファシス・モードは、出力バッファーの個々のドライバーステージを有効にする速度を制御します。この設定を調整することは、レシーバーにおける電圧のオーバーシュート制御につながります。ボード・シミュレーションを実行し、メモリークロック信号に最適なアイ開口を提供するデエンファシス設定を決定します。 (識別子: PHY_DDR4_USER_CK_DEEMPHASIS_ENUM) |
表示名 | 説明 |
---|---|
I/O standard | メモリー・インターフェイスのデータおよびデータのクロック/ストローブ・ピンのI/O電気規格を指定します。選択したI/O Standardのオプションにより、I/Oバッファー内の回路を業界標準に一致するようにコンフィグレーションします。 (識別子: PHY_DDR4_USER_DATA_IO_STD_ENUM) |
Output mode | このパラメーターでは、選択したI/O Standardの出力電流ドライブ強度または終端設定を変更することができます。IBISモデルでボード・シミュレーションを実行し、デザインに最適な設定を決定します。 (識別子: PHY_DDR4_USER_DATA_OUT_MODE_ENUM) |
Slew rate | メモリーバスのデータ出力ピンのスルーレートを指定します。スルーレート (またはエッジレート) は、信号が遷移できる速度を示すもので、単位時間あたりの電圧で測定されます。ボード・シミュレーションを実行し、メモリーの受信側で測定される、データバスのピンに最適なアイ開口を提供するデータ出力のスルーレートを決定します。 (識別子: PHY_DDR4_USER_DATA_OUT_SLEW_RATE_ENUM) |
Deemphasis mode | メモリーバスのデータ出力ピンのデエンファシス・モードを指定します。デエンファシス・モードは、出力バッファーの個々のドライバーステージを有効にする速度を制御します。この設定を調整することは、レシーバーにおける電圧のオーバーシュート制御につながります。ボード・シミュレーションを実行し、メモリーの受信側で測定される、データバスのピンに最適なアイ開口を提供するデエンファシス設定を決定します。 (識別子: PHY_DDR4_USER_DATA_OUT_DEEMPHASIS_ENUM) |
Input mode | このパラメーターでは、選択したI/O Standardの入力終端設定を変更することができます。IBISモデルでボード・シミュレーションを実行し、デザインに最適な設定を決定します。 (識別子: PHY_DDR4_USER_DATA_IN_MODE_ENUM) |
Use recommended initial Vrefin | 初期のVrefin設定が、終端設定に基づき適切な値に自動的に計算されることを指定します。 (識別子: PHY_DDR4_USER_AUTO_STARTING_VREFIN_EN) |
Initial Vrefin | データピンの基準電圧の初期値 (Vrefin) を指定します。この値は、I/Oピンの供給電圧レベルのパーセンテージとして入力されます。指定された値は開始点として機能し、より良いタイミングマージンを提供するためにキャリブレーションで上書きされる場合があります。skip Vref calibration (Diagnosticsタブ) を選択する場合、これはインターフェイスのVrefとして使用される値です。 (識別子: PHY_DDR4_USER_STARTING_VREFIN) |
表示名 | 説明 |
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PLL reference clock I/O standard | メモリー・インターフェイスのPLLリファレンス・クロックにI/O Standardを指定します。 (識別子: PHY_DDR4_USER_PLL_REF_CLK_IO_STD_ENUM) |
RZQ I/O standard | メモリー・インターフェイスで使用されるRZQピンのI/O Standardを指定します。 (識別子: PHY_DDR4_USER_RZQ_IO_STD_ENUM) |