Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

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ID 683023
日付 3/28/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. はじめに 3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ 12. 文書改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要
1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレードのサポート 1.2.3. リソース使用率 1.2.4. リリース情報
2. はじめに x
2.1. Fタイル・イーサネット・インテル® FPGAハードIPコアのインストールとライセンス 2.2. IPコアのパラメーターおよびオプションの指定 2.3. IPデザイン用のリファレンスおよびシステムPLLクロック 2.4. 生成ファイルの構造 2.5. タイルファイルの生成 2.6. IPコア・テストベンチ
2.4. 生成ファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. Precise Time Management (高精度時刻管理) 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 4.2.4. リンク障害シグナリング 4.2.5. イーサネット送信の順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFD挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成および挿入
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RXのFCSチェック 4.2.2.4. RXの形式が正しくないパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 x
4.2.3.1. XOFFフレーム送信をトリガーする条件 4.2.3.2. XONフレーム送信をトリガーする条件 4.2.3.3. 一時停止制御および生成インターフェイス 4.2.3.4. 一時停止制御フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. Precise Time Management (高精度時刻管理) x
4.4.1. 機能 4.4.2. PTPタイムスタンプの精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス・タイム・インターバル 4.4.8. UI測定の最小および最大リファレンス・タイム (TAM) インターバル (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advanced Timestamp Accuracyモードの配線遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンス動作におけるクロック接続 5.2. 複数インスタンス動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPベースの同期および非同期動作におけるクロック接続 5.5. 同期イーサネット動作におけるクロック接続 5.6. カスタムケイデンス
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. リコンフィグレーション・インターフェイス 7.13. Precision Time Protocolインターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.2.3. MAC Avalon ST skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.2.4. MAC Avalon ST i_tx_error 信号を使用してパケットを無効としてマークする
7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.3.3. RX MACアダプターの制限事項 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.4.3. MACセグメント化 skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.4.4. MACセグメント化 i_tx_mac_error を使用してパケットを無効としてマークする
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.12. リコンフィグレーション・インターフェイス x
7.12.1. イーサネット・リコンフィグレーション・インターフェイス 7.12.2. トランシーバー・リコンフィグレーション・インターフェイス
7.13. Precision Time Protocolインターフェイス x
7.13.1. Time-of-Dayインターフェイス 7.13.2. TX2ステップ・タイムスタンプ・インターフェイス 7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.13.4. RXタイムスタンプ・インターフェイス 7.13.5. PTPステータス・インターフェイス 7.13.6. PTPタイル・インターフェイス
7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.13.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 8.2. トランシーバーAvalonメモリーマップド・インターフェイスのアドレス空間
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターおよびステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックおよびリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピアMeanPathDelayリコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. Ethernet Toolkitの概要
10.2. Ethernet Toolkitの概要 x
10.2.1. 機能
1. 概要
2. はじめに
3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ
12. 文書改訂履歴

1. 概要

更新対象:
インテル® Quartus® Prime デザインスイート 22.1
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

Fタイル・イーサネット・インテル® FPGAハードIPは、イーサネット・ベースのIPです。イーサネット用のコンフィグレーション可能なハード化されたプロトコルスタックが含まれています。このIPは、IEEE 802.3-2018 - IEEE Standard for Ethernet、および25Gigabit Ethernet Consortiumの25G/50G Ethernet Specification と互換性があります。

表 1.  機能
機能 説明
イーサネット・モードと各モード向けにサポートされているPMAの数。10GE-1 は、10GEモードで1つのフィジカル・メディア・アタッチメント (PMA) をサポートするという意味です。 1
  • 10GE-1
  • 25GE-1
  • 40GE-4
  • 50GE-2、50GE-1
  • 100GE-4、100GE-2、100GE-1
  • 200GE-8、200GE-4、200GE-2
  • 400GE-8、400GE-4
PMAタイプ
  • FHT: 1タイルあたり最大4個 2
  • FGT: 1タイルあたり最大16個
IPコアのバリエーション
  • Media Access Control (MAC) Avalon® ST
  • MACのセグメント化
  • フィジカル・コーディング・サブレイヤー (PCS)
  • 光伝送ネットワーク (OTN)
  • Flexible Ethernet (FlexE)
クライアント・インターフェイスの種類
  • MAC Avalon® ストリーミング・インターフェイス
  • MACセグメント化インターフェイス
  • Media Independent Interface (MII)
  • PCS66
順方向誤り訂正 (FEC) およびリードソロモンFEC (RS-FEC)
  • IEEE 802.3 BASE-R Firecode (CL74)
  • IEEE 802.3 RS(528,514) (CL91)
  • IEEE 802.3 RS(544,514) (CL134)
  • Ethernet Technology Consortium (ETC) RS(272, 258)
その他
  • 1588 Precision Time Protocol (PTP) のサポート
  • オートネゴシエーション (AN) およびリンク・トレーニング (LT) のサポート
  • PCSレーンの並び替えのサポート

Fタイル・イーサネット・インテル® FPGAハードIPコアは、次のインターフェイスで使用できます。どのバリアントに対しても、MAC Avalon® ストリーミング・インターフェイス、MACセグメント化クライアント・インターフェイス、PCSバリエーション、FlexEバリエーション、またはOTNバリエーションを選択できます。

表 2.  バリアントの選択

FECの選択では、次のFECタイプをサポートします。

  • No FEC: FECなし
  • CL74: IEEE 802.3 BASE-R Firecode (CL74)
  • CL91: IEEE 802.3 RS(528,514) (CL91)
  • CL134: IEEE 802.3 RS(544,514) (CL134)
  • ETC: Ethernet Technology Consortium ETC RS(272, 258)
略語:
  • MAC AvST: MAC Avalon® ST
  • MAC Seg: MAC Segmented
イーサネット・モード 変調 PMAタイプ FECの選択 MAC

AvST

 MAC

Seg

 PCS

(MII)

 PCS

(OTN/FlexE)

 PTP AN/

LT
FECなし CL74 CL91 CL134 ETC
10GE-1 NRZ FGT √ — — — — √ √ √ √ √ √
25GE-1 NRZ

FGT

FHT

 √ √ √3 √ — √ √ √ √

√4

—5

√
40GE-4 NRZ FGT √ — — — — √ √ — √ — √
50GE-2 NRZ

FGT

FHT

 √ — √ √ — √ √ √ √ √

√6

—7

50GE-1 PAM4

FGT

FHT

 — — — √ √ √ √ √ √ √ √
100GE-4 NRZ

FGT

FHT

 √ — √ √ — √ √ √ √ √

√6

—7

100GE-2 PAM4

FGT

FHT

 — — — √ √ √ √ √ √ √ √
100GE-1 PAM4 FHT — — — √ — √ √ √ √ √ √
200GE-8 NRZ FGT — — — √ — — √ √ √ √ —
200GE-4 PAM4

FGT

FHT

 — — — √ √ — √ √ √ √ √
200GE-2 PAM4 FHT — — — √ — — √ √ √ √ √
400GE-8 PAM4 FGT — — — √ √ — √ √ √ √ √
400GE-4 PAM4 FHT — — — √ — — √ √ √ √ √
注: フラクチャー・タイプについては、FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド の各モードで使用されるフラクチャー・タイプ の表を参照してください。

Fタイル・イーサネット・インテル® FPGAハードIPでは、さまざまなプロトコル実装をサポートしています。

表 3.  サポートされているイーサネット・プロトコル
イーサネット・チャネル プロトコル レーン数およびラインレート
10GE 10GBASE-KR 1x10.3125Gbps NRZレーン (銅バックプレーン用)
10GBASE-CR 1x10.3125Gbps NRZ (直接接続銅ケーブル用)
10GBASE-LR 1x10.3125Gbps NRZレーン (光ファイバー用)
25GE 25GBASE-KR 1X25.78125Gbps NRZレーン (銅バックプレーン用)
25GBASE-CR 1X25.78125Gbps NRZレーン (直接接続銅ケーブル用)
25GBASE-R 1x25.78125Gbps NRZレーン (25G Ethernet Consortium 仕様に基づく)
25GAUI-1 1X25.78125Gbps NRZレーン (低損失リンク用: チップ間、チップ対モジュール)
40GE 40GBASE-KR4 4x10.3125Gbps NRZレーン (銅バックプレーン用)
40GBASE-CR4 4X10.3125Gbps NRZレーン (直接接続銅ケーブル用)
40GBASE-SR4 4x10.3125Gbps NRZレーン (光ファイバー用)
50GE 50GBASE-KR1 1X53.125Gbps NRZレーン (銅バックプレーン用)
50GBASE-CR1 1X53.125Gbps NRZレーン (直接接続銅ケーブル用)
50GBASE-KR2 2x25.78125Gbps NRZレーン (銅バックプレーン用)
50GBASE-CR2 2x25.78125Gbps NRZレーン (直接接続銅ケーブル用)
50GAUI-1 1X53.125Gbps NRZレーン (低損失リンク用: チップ間、チップ対モジュール)
50GAUI-2 2x25.78125Gbps NRZレーン (低損失リンク用: チップ間、チップ対モジュール)
100GE 100GBASE-KR1 1x106.25Gbps PAM4レーン (銅バックプレーン用)
100GBASE-CR1 1x106.25GbpsPAM4レーン (直接接続銅ケーブル)
100GBASE-KR2 2x53.125Gbps PAM4レーン (銅バックプレーン用)
100GBASE-CR2 2x53.125GbpsPAM4レーン (直接接続銅ケーブル)
100GBASE-KR4 4x25.78125Gbps Non-Return-to-Zero (NRZ) (銅バックプレーン)
100GBASE-CR4 4x25.78125Gbps NRZレーン (直接接続銅ケーブル用)
100GAUI-1 1x106.25Gbps NRZレーン (低損失リンク用: チップ間、チップ対モジュール)
100GAUI-2 2x53.125Gbps NRZレーン (低損失リンク用: チップ間、チップ対モジュール)
100GAUI-4 4x26.5625Gbps NRZレーン (低損失リンク用: チップ間、チップ対モジュール)
CAUI-2 2x53.125Gbps PAM4レーン (低損失リンク用: チップ間、チップ対モジュール)
CAUI-4 4x25.78125Gbps NRZレーン (低損失リンク用: チップ間、チップ対モジュール)
200GE 200GBASE-KR2 2x106.25Gbps PAM4レーン (銅バックプレーン用)
200GBASE-CR2 2x106.25GbpsPAM4レーン (直接接続銅ケーブル)
200GBASE-KR4 4x53.125Gbps PAM4レーン (銅バックプレーン用)
200GBASE-CR4 4x53.125Gbps PAM4レーン (直接接続銅ケーブル)
200GAUI-2 2x106.25Gbps PAM4 (低損失リンク用: チップ間またはチップ対モジュール)
200GAUI-4 4x53.125Gbps PAM4 (低損失リンク用: チップ間またはチップ対モジュール)
200GAUI-8 8x26.5265Gbps PAM4 (低損失リンク用: チップ間またはチップ対モジュール)
400GE 400GBASE-KR4 4x106.25Gbps PAM4レーン (銅バックプレーン用)
400GBASE-CR4 4x106.25Gbps PAM4レーン (直接接続銅ケーブル)
400GAUI-4 4x106.25Gbps PAM4レーン (低損失リンク用: チップ間またはチップ対モジュール)
400GBASE-KR8 8x53.125Gbps PAM4レーン (銅バックプレーン用、Ethernet Consortium)
400GBASE-CR8 8x53.125Gbps PAM4レーン (直接接続銅ケーブル用)
400GAUI-8 8x53.125Gbps PAM4レーン (低損失リンク用: チップ間またはチップ対モジュール)

セクションの内容
Fタイルのイーサネット・システムの概要
Fタイル・イーサネット・インテル FPGAハードIPの概要

関連情報
1 イーサネット・モードのみで、サポートされるレーン数がない場合、サポートはそのイーサネット・モードで使用可能なすべてのバリエーションに対して提供されるものとします。
2 FHT PMAの中には、各タイル内で結合されていないものもあります。正確な結合情報については、 Intel Agilex® デバイスファミリーのピン接続ガイドライン および Intel Agilex® デバイスの概要 を参照してください。
3 このイーサネット・モードは、EEE 802.3 25GBASE-R RS-FEC (CL108) にも準拠しています。
4 PTPは、FECなし、IEEE 802.3 BASE-R Firecode (CL74)、およびIEEE 802.3 RS(528,514) (CL91) で使用できます。
5 PTPは、IEEE 802.3 RS(544,514) (CL134) では使用できません。
6 オートネゴシエーションおよびリンク・トレーニングは、FECなし、およびIEEE 802.3 RS(528,514) (CL91) で使用できます。
7 オートネゴシエーションおよびリンク・トレーニングは、IEEE 802.3 RS(544,514) (CL134) では使用できません。
レベル 2 の表題