Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

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ID 683023
日付 3/28/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. はじめに 3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ 12. 文書改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要
1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレードのサポート 1.2.3. リソース使用率 1.2.4. リリース情報
2. はじめに x
2.1. Fタイル・イーサネット・インテル® FPGAハードIPコアのインストールとライセンス 2.2. IPコアのパラメーターおよびオプションの指定 2.3. IPデザイン用のリファレンスおよびシステムPLLクロック 2.4. 生成ファイルの構造 2.5. タイルファイルの生成 2.6. IPコア・テストベンチ
2.4. 生成ファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. Precise Time Management (高精度時刻管理) 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 4.2.4. リンク障害シグナリング 4.2.5. イーサネット送信の順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFD挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成および挿入
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RXのFCSチェック 4.2.2.4. RXの形式が正しくないパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 x
4.2.3.1. XOFFフレーム送信をトリガーする条件 4.2.3.2. XONフレーム送信をトリガーする条件 4.2.3.3. 一時停止制御および生成インターフェイス 4.2.3.4. 一時停止制御フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. Precise Time Management (高精度時刻管理) x
4.4.1. 機能 4.4.2. PTPタイムスタンプの精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス・タイム・インターバル 4.4.8. UI測定の最小および最大リファレンス・タイム (TAM) インターバル (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advanced Timestamp Accuracyモードの配線遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンス動作におけるクロック接続 5.2. 複数インスタンス動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPベースの同期および非同期動作におけるクロック接続 5.5. 同期イーサネット動作におけるクロック接続 5.6. カスタムケイデンス
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. リコンフィグレーション・インターフェイス 7.13. Precision Time Protocolインターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.2.3. MAC Avalon ST skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.2.4. MAC Avalon ST i_tx_error 信号を使用してパケットを無効としてマークする
7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.3.3. RX MACアダプターの制限事項 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.4.3. MACセグメント化 skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.4.4. MACセグメント化 i_tx_mac_error を使用してパケットを無効としてマークする
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.12. リコンフィグレーション・インターフェイス x
7.12.1. イーサネット・リコンフィグレーション・インターフェイス 7.12.2. トランシーバー・リコンフィグレーション・インターフェイス
7.13. Precision Time Protocolインターフェイス x
7.13.1. Time-of-Dayインターフェイス 7.13.2. TX2ステップ・タイムスタンプ・インターフェイス 7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.13.4. RXタイムスタンプ・インターフェイス 7.13.5. PTPステータス・インターフェイス 7.13.6. PTPタイル・インターフェイス
7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.13.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 8.2. トランシーバーAvalonメモリーマップド・インターフェイスのアドレス空間
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターおよびステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックおよびリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピアMeanPathDelayリコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. Ethernet Toolkitの概要
10.2. Ethernet Toolkitの概要 x
10.2.1. 機能
1. 概要
2. はじめに
3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ
12. 文書改訂履歴

7.4. TX MACセグメント化クライアント・インターフェイス

Fタイル・イーサネット・インテル® FPGAハードIP TX MACセグメント化クライアント・インターフェイスを使用すると、フレームデータをTX MACに書き込んで送信できます。パケットの開始は、任意の8バイトセグメントでできます。
重要: TXシリアル・インターフェイスで最大のスループットを実現するには、入力パケットのパッキングを密に行い、間にアイドルセグメントを残さないようにしてください。
表 38.  TX MACセグメント化クライアント・インターフェイスの信号すべてのインターフェイス信号のクロッキングは、TXクロックにより行われます。

信号名

 幅

説明

i_tx_mac_data[1023:0]

i_tx_mac_data[511:0]

i_tx_mac_data[255:0]

i_tx_mac_data[127:0]

i_tx_mac_data[63:0]

1024ビット (400GE)

512ビット (200GE)

256ビット (100GE)

128ビット (50GE/40GE)

64ビット (25GE/10GE)

 レートが10GE/25GE/40GE/50GE/100GE/200GE/400GEの場合、MACにデータを出力します。ビット0はLSBです。
i_tx_mac_valid 1ビット

アサートされると、TXデータ信号はこのサイクルで有効になります。o_tx_mac_ready に対して一定のレイテンシーで従う必要があります。また、パケットの送信中にLowになる場合があります。

デアサートされると、インターフェイスの入力信号の値は一定に保たれます。

i_tx_mac_inframe[15:0]

i_tx_mac_inframe[7:0]

i_tx_mac_inframe[3:0]

i_tx_mac_inframe[1:0]

i_tx_mac_inframe[0]

16ビット (400GE)

8ビット (200GE)

4ビット (100GE)

2ビット (50GE/40GE)

1ビット (25GE/10GE)

特定のレートの各セグメントの有効なデータを示します。

前のセグメントのインフレーム信号と合わせて、この信号では、SOPとEOPの位置を示します。

i_tx_mac_eop_empty[47:0]

i_tx_mac_eop_empty[23:0]

i_tx_mac_eop_empty[11:0]

i_tx_mac_eop_empty[5:0]

i_tx_mac_eop_empty[2:0]

48ビット (400GE)

24ビット (200GE)

12ビット (100GE)

6ビット (50GE/40GE)

3ビット (25GE/10GE)

空の信号は、MACフレームの最後にある該当セグメントの空のバイト数を示します。

o_tx_mac_ready

1ビット

Ready信号は、MACが通常の動作モードでデータを受信する準備ができていることを示します。

i_tx_mac_error[15:0]

i_tx_mac_error[7:0]

i_tx_mac_error[3:0]

i_tx_mac_error[1:0]

i_tx_mac_error[0]

16ビット (400GE)

8ビット (200GE)

4ビット (100GE)

2ビット (50GE/40GE)

1ビット (25GE/10GE)

エラー信号により、TXフレームはエラーとして扱われます。フレームが終了するセグメントでアサートする必要があります。

i_tx_mac_skip_crc[15:0]

i_tx_mac_skip_crc[7:0]

i_tx_mac_skip_crc[3:0]

i_tx_mac_skip_crc[1:0]

i_tx_mac_skip_crc[0]

16ビット (400GE)

8ビット (200GE)

4ビット (100GE)

2ビット (50GE/40GE)

1ビット (25GE/10GE)

スキップCRC信号は、現在のパケットにCRC/PADを挿入しないようにMACに指示します。パケットのすべての有効なデータセグメントとともにアサートする必要があります。
図 34. TX MACセグメント化クライアント・インターフェイスを使用したデータ送信

上の図では、TX MACセグメント化クライアント・インターフェイスを使用してデータを送信する方法を示しています。この例の図では、100GEポートで複数のパケットを送信しています。これを4つのセグメントで表示しています。

  • パケットの開始は、i_tx_mac_data (セグメント化) の任意の8バイトセグメントでできます。i_tx_mac_inframe の0から1への （2つの連続するセグメント間の) 遷移は、パケットの開始 (SOP) を示します。SOPが開始するセグメントでは、i_tx_mac_frame は1に設定します。
  • マルチセグメント化されたインターフェイスの場合、新しいパケットの開始と前のパケットの終了が同じサイクル内で行われる場合があります。
  • TX MACセグメント化クライアント・インターフェイスのバイトオーダーは、MAC Avalon ST クライアントのバイトオーダーの 逆 です。バイトは右から左、LSBからMSBに流れます。インターフェイスから最初に送信されるバイトは i_tx_mac_data[7:0] です。
  • TX MACセグメント化クライアント・インターフェイスのビットオーダーは、MAC Avalon STクライアントのビットオーダーと 同じ です。インターフェイスから最初に送信されるビットは、i_tx_mac_data[0] です。
    • i_tx_mac_valid 信号がアサートされるのは、o_tx_mac_ready 信号がアサートされた場合のみです。i_tx_mac_valid 信号がデアサートされるのは、o_tx_mac_ready 信号がデアサートされた場合です。
    • i_tx_mac_valid および o_tx_mac_ready 信号は、1から8サイクルのまでの固定レイテンシーで間隔を空けます。
    • i_tx_mac_valid がデアサートされると、i_tx_mac_data、i_tx_mac_inframe、i_tx_mac_eop_empty、i_tx_mac_error、および i_tx_skip_crc 信号は、o_tx_mac_ready がデアサートされるのと同じサイクルの間、一時停止する必要があります。
  • フレームが終了すると、o_tx_mac_eop_empty は、o_tx_mac_data の未使用バイト数に設定されます。
    • o_tx_mac_eop_empty の1から0 (2つの連続するセグメント間) への遷移は、パケットの終わり (EOP) を示します。EOPは、次のセグメントで終了します。o_rx_mac_inframe は0に設定されます。
    • 最後のサイクルの最小バイト数は1です。

セクションの内容
TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合)
TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがイネーブルの場合)
MACセグメント化 skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する
MACセグメント化 i_tx_mac_error を使用してパケットを無効としてマークする

レベル 2 の表題