Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

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ID 683023
日付 3/28/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. はじめに 3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ 12. 文書改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要
1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレードのサポート 1.2.3. リソース使用率 1.2.4. リリース情報
2. はじめに x
2.1. Fタイル・イーサネット・インテル® FPGAハードIPコアのインストールとライセンス 2.2. IPコアのパラメーターおよびオプションの指定 2.3. IPデザイン用のリファレンスおよびシステムPLLクロック 2.4. 生成ファイルの構造 2.5. タイルファイルの生成 2.6. IPコア・テストベンチ
2.4. 生成ファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. Precise Time Management (高精度時刻管理) 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 4.2.4. リンク障害シグナリング 4.2.5. イーサネット送信の順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFD挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成および挿入
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RXのFCSチェック 4.2.2.4. RXの形式が正しくないパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 x
4.2.3.1. XOFFフレーム送信をトリガーする条件 4.2.3.2. XONフレーム送信をトリガーする条件 4.2.3.3. 一時停止制御および生成インターフェイス 4.2.3.4. 一時停止制御フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. Precise Time Management (高精度時刻管理) x
4.4.1. 機能 4.4.2. PTPタイムスタンプの精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス・タイム・インターバル 4.4.8. UI測定の最小および最大リファレンス・タイム (TAM) インターバル (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advanced Timestamp Accuracyモードの配線遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンス動作におけるクロック接続 5.2. 複数インスタンス動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPベースの同期および非同期動作におけるクロック接続 5.5. 同期イーサネット動作におけるクロック接続 5.6. カスタムケイデンス
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. リコンフィグレーション・インターフェイス 7.13. Precision Time Protocolインターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.2.3. MAC Avalon ST skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.2.4. MAC Avalon ST i_tx_error 信号を使用してパケットを無効としてマークする
7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.3.3. RX MACアダプターの制限事項 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.4.3. MACセグメント化 skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.4.4. MACセグメント化 i_tx_mac_error を使用してパケットを無効としてマークする
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.12. リコンフィグレーション・インターフェイス x
7.12.1. イーサネット・リコンフィグレーション・インターフェイス 7.12.2. トランシーバー・リコンフィグレーション・インターフェイス
7.13. Precision Time Protocolインターフェイス x
7.13.1. Time-of-Dayインターフェイス 7.13.2. TX2ステップ・タイムスタンプ・インターフェイス 7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.13.4. RXタイムスタンプ・インターフェイス 7.13.5. PTPステータス・インターフェイス 7.13.6. PTPタイル・インターフェイス
7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.13.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 8.2. トランシーバーAvalonメモリーマップド・インターフェイスのアドレス空間
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターおよびステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックおよびリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピアMeanPathDelayリコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. Ethernet Toolkitの概要
10.2. Ethernet Toolkitの概要 x
10.2.1. 機能
1. 概要
2. はじめに
3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ
12. 文書改訂履歴

5.6. カスタムケイデンス

カスタムケイデンスを使用すると、TX PMAインターフェイスFIFOが、データパスのオーバークロックが原因でオーバーフローしないようにすることができます。次の2つのシナリオでは、カスタムケイデンスを使用してください。
  • TX PMAのリファレンス・クロックとシステムPLLのリファレンス・クロックが異なる場合。システムPLL周波数は、PMA並列周波数と同じになるようにコンフィグレーションされていますが、TX PMA並列クロック周波数とシステムPLL周波数には、PPMの差が生じる場合があります。
  • システムPLL周波数がPMA並列クロック周波数よりも高い場合。この非標準のシステムPLL周波数は、複数のインターフェイスで同じシステムクロックを共有する場合に必要になることがあります (一部のインターフェイスは、オーバークロックされたシステムPLL周波数で実行する必要があります。これは、PMA並列クロック周波数よりも高い周波数です）。このシナリオが発生する可能性があるのは、システムPLLの数が限られている場合や、ダイナミック・リコンフィグレーションがイネーブルされている場合です。

インターフェイスにカスタムケイデンスが必要な場合は、カスタムケイデンスをイネーブルする必要があります。カスタムケイデンスをイネーブルするには、System PLL frequency IPパラメーターで Custom を選択し、必要とされるカスタムのシステムPLL周波数を入力します。

System PLL frequency IPパラメーターがCustomに設定されている場合、IP内部にカスタム・ケイデンス・コントローラーが含まれます。

外部カスタム・ケイデンス・コントローラーが必要な場合、それをイネーブルするには、External Custom Cadence Controller IPパラメーターを選択してください。このオプションを選択すると、外部カスタム・ケイデンス・コントローラーと i_custom_cadence 入力ポートがIPポートリストで使用可能になります。安定したデータ有効ケイデンスを生成する i_custom_cadence 入力ポートを駆動してください。

複数のIPインスタンスのデザインでは、外部カスタム・ケイデンス・コントローラーのオプションを使用して、ロジックを複数のIPと共有し、リソース使用率を減らすことができます。

表 26.  カスタムケイデンスのユースケース
略語:
  • CL74: IEEE 802.3 BASE-R Firecode (CL74)
  • CL91: IEEE 802.3 RS(528,514) (CL91)
  • CL134: IEEE 802.3 RS(544,514) (CL134)
  • ETC: Ethernet Technology Consortium ETC RS(272, 258)
  • MAC AvST: MAC Avalon® ST
  • MAC Seg: MAC Segmented
コンフィグレーション System PLL frequency(単位: MHz) ユースケース カスタム・ケイデンス・コントローラーの選択
NRZモード
  • 次のFECモードの場合:
    • None
    • CL74
    • CL91
  • 次のクライアント・インターフェイスの場合:
    • MAC Seg
    • MAC AvST
 830.078125
  • システムPLLがFECモード・コンフィグレーションCL134またはETCと共有され、システムPLLリファレンス・クロックとPMAリファレンス・クロックのソースが同じであり、同じクロック周波数 (0ppm) を使用する場合。
  • システムPLLリファレンス・クロックとPMAリファレンス・クロックのソースが異なる場合は、Custom system PLL Frequencyをイネーブルし、入力を830.078125MHzに設定します。

IPにより、内部カスタム・ケイデンス・コントローラー・ロジックがイネーブルされます。ただしこれは、一般的な805.6640625MHzではなく、830.078125MHzが選択されている場合です。

PCS

OTN

FlexE

805.6640625

または

830.078125
  • システムPLLリファレンス・クロックとPMAリファレンス・クロックのソースが同じであり、同じクロック周波数 (0ppm) を使用する場合。
  • システムPLLリファレンス・クロックとPMAリファレンス・クロックのソースが異なる場合は、Custom system PLL Frequencyをイネーブルし、入力を805.6640625または830.078125MHzに設定します。

IPにより、内部カスタム・ケイデンス・コントローラー・ロジックがイネーブルされます。ただしこれは、830.078125または805.6640625MHzの場合です。
次のクライアント・インターフェイスを備えたバリアント:
  • MAC Seg
  • MAC AvST
  • MII PCS only
  • PCS66 OTN
  • PCS66 FlexE
 カスタムPLL
  • 非標準のシステムPLL周波数 (例: 900MHz) が必要です。
  • システムPLLリファレンス・クロックとPMAリファレンス・クロックのソースは異なります。
 外部カスタム・ケイデンス・コントローラーがディスエーブルされている場合、IPにより、内部カスタム・ケイデンス・コントローラーがイネーブルされます。

外部カスタム・ケイデンス・コントローラーがイネーブルされている場合は、i_custom_cadence ポートを駆動してください。

表 27.  カスタムケイデンスのさまざまなシナリオ (25GE-1、IEEE 802.3 RS(528,514) (CL91) FECモードを使用した場合)この例で想定しているシステムPLL周波数は、805.6640625MHzです。
クライアント・インターフェイス システムPLL周波数 (単位: MHz) PMA/システムPLLリファレンス・クロック・ソース カスタムケイデンスの必要性 カスタム・ケイデンス・コントローラー クライアント・インターフェイス周波数 FIFO要件
MAC Avalon® ST 805.6640625 同じ 不要 — システムPLL周波数/2と同じ

(402.83203125MHz)

 不要
MAC Avalon® ST 805.6640625 同じ 不要 — システムPLL周波数/2と同じ

(例: 390.625MHz)

 Enable asynchronous adapter clocksパラメーターはオン
MAC Avalon® ST カスタム

(例: 805.6640625)

 異なる (PPM) 必要 内部または外部 システムPLL周波数/2と同じ

(例:

402.83203125MHz)

 不要
MAC Avalon® ST カスタム

(例: 805.6640625)

 異なる (PPM) 必要 内部または外部 システムPLL周波数/2と同じ

(例: 390.625MHz)

 Enable asynchronous adapter clocksパラメーターはオン 16
MAC Avalon® ST 830.078125 同じ 必要 内部 システムPLL周波数/2と同じ

(415.078125MHz)

 不要
MAC Avalon® ST 830.078125 同じ 必要 内部 システムPLL周波数/2と異なる

(例:

390.625MHz/402.83203125MHz)

 Enable asynchronous adapter clocksパラメーターはオン
MAC Avalon® ST カスタム

(例: 830.078125または900)

 同じまたは異なる（PPM） 必要 内部または外部 システムPLL周波数/2と同じ

(例:

415.078125MHz/450MHz)

 不要
MAC Avalon® ST カスタム

(例: 830.078125または900)

 同じまたは異なる（PPM） 必要 内部または外部 システムPLL周波数/2と異なる

(例:

390.625 MHz/402.83203125 MHz)

 Enable asynchronous adapter clocksパラメーターはオン
MAC segmented 805.6640625 同じ 不要 — システムPLL周波数/2と同じ

(402.83203125 MHz)

 不要
MAC segmented 805.6640625 同じ 不要 — システムPLL周波数/2と同じ

(例: 390.625MHz)

 イーサネットIPの外部でインスタンス化されたクライアント・カスタムFIFO
MAC segmented カスタム

(例: 805.6640625)

 異なる (PPM) 必要 内部または外部 システムPLL周波数/2と同じ

(例:

402.83203125MHz)

 不要
MAC segmented カスタム

(例: 805.6640625)

 異なる (PPM) 必要 内部または外部 システムPLL周波数/2と同じ

(例: 390.625MHz)

 イーサネットIPの外部でインスタンス化されたクライアント・カスタムFIFO
MAC segmented 830.078125 同じ 必要 内部 システムPLL周波数/2と同じ

(415.078125 MHz)

 不要
MAC segmented 830.078125 同じ 必要 内部 システムPLL周波数/2と異なる

(例:

390.625 MHz/402.83203125 MHz)

 イーサネットIPの外部でインスタンス化されたクライアント・カスタムFIFO
MAC segmented カスタム

(例: 830.078125または900)

 同じまたは異なる（PPM） 必要 内部または外部 システムPLL周波数/2と同じ

(例:

415.078125MHz/450MHz)

 不要
MAC segmented カスタム

(例: 830.078125または900)

 同じまたは異なる（PPM） 必要 内部または外部 システムPLL周波数/2と異なる

(例:

390.625 MHz/402.83203125 MHz)

 イーサネットIPの外部でインスタンス化されたクライアント・カスタムFIFO
16 複数のIPインスタンスを使用する際は、Enable asynchronous adapter clocksとExternal Custom Cadence Controllerの両方がイネーブルされている場合は、各IPの i_custom_cadence 信号を生成してください。これには、対応する o_clk_pll クロックを使用します。
レベル 2 の表題