Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

6.2. リセットシーケンス

このセクションで示す信号のシーケンスは、一般的なリセットシナリオに対するものです。
図 24. リセットシーケンス
次の手順は、波形に示しているIPコアのリセットシーケンスの説明です。
  1. i_rst_n リセット信号をHighに駆動します。このとき、i_tx_rst_n および i_rx_rst_n リセット信号はすでにデアサートされています。
  2. o_rst_ack_n リセット信号をデアサートします。これは、IPコアが完全にリセットされていないことを示します。
    注: この手順は、IPコアが完全に機能していることを示すものではありません。
    注: o_tx_rst_ack_n および o_rx_rst_ack_n リセット信号もデアサートします。正確なシーケンスとタイミングは保証されません。
  3. IPコアは完全にリセット解除されています。o_tx_lanes_stable および o_rx_pcs_ready をアサートして、TXおよびRXデータパスを使用する準備ができていることを示します。
  4. i_tx_rst_n リセット信号をアサートします。
  5. o_tx_lanes_stable 信号をデアサートして、TXデータパスが動作しなくなったことを示します。
  6. o_tx_rst_ack_n TXデータパスが完全にリセットされていることを示します。次に、i_tx_rst_n 信号をデアサートして、TXデータパスをリセット解除します。
  7. i_rx_rst_n リセット信号をアサートします。
  8. o_rx_pcs_ready 信号をデアサートして、RXデータパスが動作していないことを示します。
  9. o_rx_rst_ack_n 信号をアサートして、RXデータパスが完全にリセットされていることを示します。次に、i_rx_rst_n 信号をデアサートして、RXデータパスをリセット解除します。
  10. i_rst_n リセット信号をアサートします。
  11. o_tx_lanes_stable および o_rx_pcs_ready 信号はデアサートされ、TXおよびRXデータパスが動作しなくなったことを示します。
  12. o_rst_ack_n 信号は、アサートすると、IPコアが完全にリセットされていることを示します。IPコアのリセットを解除するには、i_rst_n リセット信号をデアサートします。

システムの考慮事項

  • 起動ステートの間、システムによるi_rst_ni_tx_rst_n、および i_rx_rst_n リセット信号のアサートは必要ありません。
  • 電源投入、コンフィグレーション、パーシャル・リコンフィグレーションの後、i_reconfig_reset 信号を少なくとも1回アサートして、ソフトCSRレジスターにリセット値が含まれていることを確認してください。
  • 外部カスタムケイデンスの場合、カスタムケイデンス信号は、tx_lanes_stable 信号発生する前にトグルしている必要があります。
  • 同様に、PCSおよびPCS66インターフェイスの場合、アライメント・マーカーの挿入は、tx_lanes_stable の発生前に適切なインターバルで行ってください。
  • リセット中、i_reconfig_reset 信号をアサートしたまま、有効なリコンフィグレーション・クロック・サイクルを数回繰り返して、 Avalon® メモリーマップド・インターフェイスおよびソフトCSRが完全にリセットされるようにします。
  • 任意の Avalon® メモリーマップド・インターフェイスへのアクセスは、i_reconfig_reset 信号がLowの間は可能です。