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7.1. ステータス・インターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス
7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス
7.4. TX MACセグメント化クライアント・インターフェイス
7.5. RX MACセグメント化クライアント・インターフェイス
7.6. MACフロー制御インターフェイス
7.7. PCSモードのTXインターフェイス
7.8. PCSモードのRXインターフェイス
7.9. FlexEおよびOTNモードのTXインターフェイス
7.10. FlexEおよびOTNモードのRXインターフェイス
7.11. カスタム・レート・インターフェイス
7.12. リコンフィグレーション・インターフェイス
7.13. Precision Time Protocolインターフェイス
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5. クロック
このセクションでは、さまざまなFタイル・イーサネット・インテル® FPGAハードIPコア・バリエーションに必要なクロック接続とクロック信号について説明します。
図 17. 汎用IPコアクロック接続の概念図この図は、単一のイーサネットIPコアとそれに関連するクロック信号を示しています。
F-Tile Reference and System PLL Clocks Intel® FPGA IPにより i_clk_ref および i_clk_sys クロックが生成されます。このクロックによりFタイル・イーサネット・インテル® FPGAハードIP (IPコア) を駆動します。
このIPコアでは、100〜250MHzの i_reconfig_clk 周波数範囲をサポートします。IPコア出力クロック (o_clk_pll) では、i_clk_rx と i_clk_tx 入力信号の両方を駆動します。
すべてのIPコア・バリエーションで、Synchronous Ethernet (SyncE) 規格をサポートしています。
次の表で示しているのは、必要なクロック周波数を持つ必要な入力クロックと出力クロック、およびクロック関連のステータス信号です。クロック・ステータス・ポートを使用して、回路をリセットに保つか、クロックを駆動するPLLがロックされるまで保持できます。
| クロック名 | 説明 |
|---|---|
| クロック入力 | |
| i_clk_tx | TXデータパス・クロック このクロックにより、ポート用のアクティブTXインターフェイスを駆動します。
このクロックソースは次のとおりです。
|
| i_clk_rx | RXデータパス・クロック このクロックにより、ポート用のアクティブRXインターフェイスを駆動します。
このクロックソースは次のとおりです。
|
| i_clk_pll | PTP関連データパス・クロック このクロックにより、ポートの内部データパス・クロックを駆動します (ただし、Enable IEEE 1588 PTP と Enable asynchronous adapter clocks パラメーターがイネーブルされている場合に限る)。 このクロックソースは、o_clk_pll PTPタイルアダプターの出力です。デザインで複数のPTPポートを使用する場合は、単一のクロックソースを使用してください。
次の周波数をサポートします。
|
| i_reconfig_clk | Avalon® メモリーマップド・インターフェイス・リコンフィグレーション・クロック このクロックを使用して、インターフェイスからコントロール・ステータス・レジスター (CSR) にアクセスします。このクロックでは、100〜250MHzの周波数をサポートします。 |
| i_clk_ref | PMAリファレンス・クロック
F-Tile Reference and System PLL Clock Intel® FPGA IPによりこのクロックを駆動します。
この周波数の指定は、Fタイル・イーサネット・インテル® FPGAハードIPのPMA reference frequency パラメーター、およびF-Tile Reference and System PLL Clock Intel® FPGA IPのFGT refclk frequency/FHT refclk frequency IPパラメーターで行ってください。
注: i_clk_ref は、仮想信号です。シミュレーションでは、この信号は0と表示されます。
クロックソースは、Fタイル・イーサネット・インテル® FPGAハードIP PMAの選択によって異なります。
Custom cadenceパラメーターがイネーブルされていない限り、このクロックは、i_clk_sys クロックと一致したPPMである必要があります。 |
| i_clk_sys | イーサネット・システム・クロック F-Tile Reference and System PLL Clock Intel® FPGA IPによりこのクロックを駆動します。 Custom cadenceパラメーターがイネーブルされていない限り、クロック周波数はFEC typeによって異なります。
この周波数の指定は、Fタイル・イーサネット・インテル® FPGAハードIPのSystem PLL frequency IPパラメーター、およびF-Tile Reference and System PLL Clock Intel® FPGA IPのMode of system PLL IPパラメーターで行ってください。
注: i_clk_sys は、仮想信号です。シミュレーションでは、この信号は0と表示されます。
F-Tile Reference and System PLL Clocks Intel® FPGA IPからの out_systempll_clk_i に接続します。 |
| クロック出力 | |
| o_clk_pll | システムPLLクロック イーサネットIPポートに関連付けられたFタイルシステムPLLから派生したクロックです。o_clk_pll 周波数は、PLL周波数を2で割った値に等しくなります。次に示すのは、o_clk_pll 周波数です (ただし、カスタムシステムPLL周波数がイネーブルされていない場合に限る)。
次の周波数をサポートします。
|
| o_clk_tx_div |
次の周波数をサポートします。
TX SERDESレートからのリカバリークロックを、33/66/68のいずれかで割ります。FEC modeおよびEthernet modeパラメーターにより異なります。o_clk_tx_div は次に等しくなります。
|
| o_clk_rec_div64 |
次の周波数をサポートします。
RXリカバリークロックから派生したクロックを64で割った値。 |
| o_clk_rec_div |
次の周波数をサポートします。
RXリカバリークロックからのクロックを、33/66/68のいずれかで割ります。FEC modeパラメーターにより異なります。o_clk_rec_div は次に等しくなります。
|
| クロックステータス | |
| o_tx_pll_locked | このクロックにより、TX SERDES PLLがロックされていることを示します。
注: o_clk_tx_div 出力クロックは、o_tx_pll_locked 信号がHighになるまでは使用しないでください。
|
| o_cdr_lock | このクロックにより、リカバリークロックがデータにロックされていることを示します。
注: o_clk_rec_div64 出力クロックは、 o_cdr_lock 信号がHighになるまでは使用しないでください。
|
デザインの重要な考慮事項
- ほとんどのイーサネットIPコンフィグレーションでは、出力クロック o_clk_pll、または同等のクロックを使用して、i_clk_tx および i_clk_rx 信号を駆動します。非同期アダプターのオプションでは、低速のクロックを使用してこれらの信号を駆動できます。
- PTP channel onlyのシステムクロックを2で割った値です (周波数は402.83MHz以上)。 PTPがイネーブルされている場合、すべてのポートでは、PTPがイネーブルされている場合、同じシステムクロックを共有します。
- リモート・リンク・パートナーからのリカバリー周波数は、± 200ppmの範囲で表示されます。このとき、ローカル・オシレーターは ± 100ppmであり、リモート・オシレーターは（無関係） ± 100ppmであると仮定しています。SyncEアプリケーションの場合、ローカル・オシレーターは、リカバリークロックと ± 4.6ppm以内で一致する必要があります。
F-Tile Reference and System PLL Clock Intel® FPGA IPのモードをコンフィグレーションしてください。次の表で示すリファレンス・クロックおよび出力周波数は、選択したシステムPLLモードに基づいています。
| システムPLLのモード | リファレンス・クロック (MHz) | 出力周波数 (MHz) |
|---|---|---|
| ETHERNET_FREQ_805_156 | 156.25 | 805.6640625 |
| ETHERNET_FREQ_805_312 | 312.5 | 805.6640625 |
| ETHERNET_FREQ_805_322 | 322.265625 | 805.6640625 |
| ETHERNET_FREQ_830_156 | 156.25 | 830.078125 |
| ETHERNET_FREQ_830_312 | 312.5 | 830.078125 |