Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

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ID 683023
日付 3/28/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. はじめに 3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ 12. 文書改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要
1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレードのサポート 1.2.3. リソース使用率 1.2.4. リリース情報
2. はじめに x
2.1. Fタイル・イーサネット・インテル® FPGAハードIPコアのインストールとライセンス 2.2. IPコアのパラメーターおよびオプションの指定 2.3. IPデザイン用のリファレンスおよびシステムPLLクロック 2.4. 生成ファイルの構造 2.5. タイルファイルの生成 2.6. IPコア・テストベンチ
2.4. 生成ファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. Precise Time Management (高精度時刻管理) 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 4.2.4. リンク障害シグナリング 4.2.5. イーサネット送信の順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFD挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成および挿入
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RXのFCSチェック 4.2.2.4. RXの形式が正しくないパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 x
4.2.3.1. XOFFフレーム送信をトリガーする条件 4.2.3.2. XONフレーム送信をトリガーする条件 4.2.3.3. 一時停止制御および生成インターフェイス 4.2.3.4. 一時停止制御フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. Precise Time Management (高精度時刻管理) x
4.4.1. 機能 4.4.2. PTPタイムスタンプの精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス・タイム・インターバル 4.4.8. UI測定の最小および最大リファレンス・タイム (TAM) インターバル (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advanced Timestamp Accuracyモードの配線遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンス動作におけるクロック接続 5.2. 複数インスタンス動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPベースの同期および非同期動作におけるクロック接続 5.5. 同期イーサネット動作におけるクロック接続 5.6. カスタムケイデンス
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. リコンフィグレーション・インターフェイス 7.13. Precision Time Protocolインターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.2.3. MAC Avalon ST skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.2.4. MAC Avalon ST i_tx_error 信号を使用してパケットを無効としてマークする
7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.3.3. RX MACアダプターの制限事項 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.4.3. MACセグメント化 skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.4.4. MACセグメント化 i_tx_mac_error を使用してパケットを無効としてマークする
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.12. リコンフィグレーション・インターフェイス x
7.12.1. イーサネット・リコンフィグレーション・インターフェイス 7.12.2. トランシーバー・リコンフィグレーション・インターフェイス
7.13. Precision Time Protocolインターフェイス x
7.13.1. Time-of-Dayインターフェイス 7.13.2. TX2ステップ・タイムスタンプ・インターフェイス 7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.13.4. RXタイムスタンプ・インターフェイス 7.13.5. PTPステータス・インターフェイス 7.13.6. PTPタイル・インターフェイス
7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.13.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 8.2. トランシーバーAvalonメモリーマップド・インターフェイスのアドレス空間
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターおよびステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックおよびリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピアMeanPathDelayリコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. Ethernet Toolkitの概要
10.2. Ethernet Toolkitの概要 x
10.2.1. 機能
1. 概要
2. はじめに
3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ
12. 文書改訂履歴

3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター

Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター・エディターのパラメーターを設定して、Fタイル・イーサネット・インテル® FPGAハードIPバリエーションや、シミュレーションおよびハードウェアのデザイン例のコンフィグレーションを行うことができます。

Fタイル・イーサネット・インテル® FPGAハードIPのパラメーターには、IPタブとExample Designタブの2つのタブがあります。Example Designタブの詳細については、F-Tile Ethernet Intel FPGA Hard IP Design Example User Guide を参照してください。

表 10.   Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター: IPタブこの表では、無効なパラメーター値の組み合わせについての情報は提供していません。選択した組み合わせに競合が生じた場合、パラメーター・エディターでは、エラーメッセージをSystem Messagesペインに生成します。

パラメーター

範囲

デフォルト設定

パラメーターの説明
General Options
PMA type
  • FHT
  • FGT
 FGT

PMAチャネルタイプです。

FタイルベースのターゲットPMAタイプを選択します。各PMAには、異なるデータレート範囲とコンプライアンス仕様があります。
  • FHT:
    • 24〜29Gbps NRZ
    • 48〜58Gbps NRZおよびPAM4
    • 96〜116Gbps PAM4
  • FGT:
    • 1〜32Gbps NRZ
    • 20〜58.125 PAM4 8
FHT precoding enable
  • ディスエーブル
  • イネーブル
 ディスエーブル FHTプリコーディングをイネーブルします。PAM4モードで使用でき、NRZモードでは常にディスエーブルになります。
注: この機能は、オートネゴシエーションおよびリンク・トレーニング中に使用されます。リンク・トレーニングがディスエーブルされた場合は、FHTプリコーディングがイネーブルされます。
Ethernet mode
  • 10GE-1
  • 25GE-1
  • 40GE-4
  • 50GE-2
  • 50GE-1
  • 100GE-4
  • 100GE-2
  • 100GE-1
  • 200GE-8
  • 200GE-4
  • 200GE-2
  • 400GE-8
  • 400GE-4
 10GE-1

イーサネット・コンフィグレーションです。

ポートによって使用される物理レーンの数に対する全体のポート帯域幅を指定します。

用語XGE-Y の意味:
  • X は、ポートの全体的な帯域幅です。
  • Y は、ポートが使用する物理レーンの数です
Client interface
  • MAC segmented
  • MAC Avalon ST
  • MII PCS only
  • PCS66 OTN
  • PCS66 FlexE
 MAC segmented クライアントに公開されているデータ・インターフェイスを選択します。選択したインターフェイスによって、デザインでイネーブルされるイーサネット機能ブロックが決まります。
  • MAC Avalon® STでは、最大100GEイーサネット・レートをサポートします。
  • MACセグメント化インターフェイスでは、すべてのイーサネット・レートをサポートします。
FEC mode
  • None
  • IEEE 802.3 BASE-R Firecode (CL74)9
  • IEEE 802.3 RS(528,514) (CL91)
  • IEEE 802.3 RS(544,514) (CL134)
  • Ethernet Technology Consortium RS(272, 258)
 None

各ポートのFECモードを選択します。

IPコアにより次のFECタイプがサポートされます。
  • IEEE 802.3 BASE-R Firecodeは、25GE MACモードでのみ使用できます。
  • IEEE 802.3 RS(528,514) は、通常、NRZモードに使用されます。
  • IEEE 802.3 RS(544,514) は、通常、PAM4モードに使用されます。
  • Ethernet Technology Consortium RS(272,258) は、RS(544,514) の低レイテンシー代替品です。

FECモードとサポートされているプロトコルの詳細については、FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド のFタイルでサポートされるFECモードとコンプライアンス仕様の表を参照してください。

PMA reference frequency
  • 156.250000
  • 312.500000
  • 322.265625
 156.250000 トランシーバーにより使われるリファレンス・クロック周波数を選択します。

156.25MHzは、すべてのイーサネット・モードの推奨周波数です。これは、FHTを使用している場合、またはオートネゴシエーションおよびリンク・トレーニング (AN/LT) がイネーブルされている場合にサポートされる唯一の周波数です。

AN/LTなしでFGTを使用する場合は、312.5MHzもサポートされます。

322.265625MHzがサポートされるのは、AN/LTなしでFGTを使用しているときに、IEEE 802.3 BASE-R FirecodeまたはRS(528,514) を選択した場合です。
System PLL frequency
  • 830.078125
  • 805.664062 10
  • 322.265625
  • Custom
 805.664062

システムPLL周波数を選択します。コアクロックは、この周波数を2で割った値に相当します。

選択したFECモードに基づく推奨周波数:
  • IEEE 802.3 RS(544,514) (CL134) またはEthernet Technology Consortium RS(272, 258) を選択した場合は、830.078125MHz以上を使用します。
  • IEEE 802.3 RS(528,514) (CL91)、IEEE 802.3 BASE-R Firecode (CL74) を選択した場合、またはFECを選択しなかった場合は、805.6640625MHz以上を使用します。また、PTPがイネーブルされている場合は、10GE PTPオプションを含め、この周波数以上を使用してください。
  • PTPのない10GEを選択した場合は、322.265625MHz以上を使用します。
  • 他の周波数が必要な場合や、システムPLLリファレンス・クロック・ソースとPMAリファレンス・クロック・ソースが異なる場合は、Customを使用します。Custom System PLL Frequencyパラメーター値を定義してください。
    • Customを選択すると、IPには内部にカスタム・ケイデンス・コントローラーが含まれます。
    • 外部カスタム・ケイデンス・コントローラーが必要な場合は、External Custom Cadence Controllerパラメーターをイネーブルします。
CustomSystem PLL frequency

805.6640625～903.125MHz

(PTPはイネーブル)

322.265625～1GHz

(PTPはディスエーブル)

 なし

System PLL FrequencyパラメーターでCustomを選択した場合、IPコアクロック o_clk_pll は、指定されたレートの半分に相当します。

External Custom Cadence Controller
  • オン
  • オフ
 オフ

オンにすると、外部カスタム・ケイデンス・コントローラー・オプションがイネーブルされ、i_custom_cadence ポートをDUTに駆動できます。このパラメーターが使用できるのは、カスタム・ケイデンス・コントローラーを複数のIPインスタンスと共有している場合です。

このパラメーターが使用できるのは、System PLL Frequency パラメーターでカスタムオプションを選択した場合です。

MAC Options

Basicタブ

TX maximum frame size

65～65535

1518

IPコアがイーサネット・リンク上で送信できる最大パケットサイズ (バイト単位) です。TX統計カウンターのサイズ超過パケットは報告しません。

PCS Only、OTN、およびFlexEのバリエーションでは、このパラメーターは効果がなく、デフォルト値の1518のままです。

RX maximum frame size

65～65535

1518

IPコアによってイーサネット・リンク上で受信できる最大パケットサイズ (バイト単位) です。このとき、RX統計値カウンターのサイズ超過パケットは報告しません。Enforce Maximum Frame Sizeパラメーターをオンにすると、IPコアによりこのサイズ以上の入力イーサネット・パケットが切り捨てられます。

PCS Only、OTN、およびFlexEのバリエーションでは、このパラメーターは効果がなく、デフォルト値の1518のままです。
Enforce maximum frame size
  • オン
  • オフ
 オフ IPコアが、サイズ超過パケットを受信できるかどうか、またはサイズ超過パケットを切り捨てることができるかどうかを指定します。

切り捨てられたパケットでは、エラー信号はオーバーサイズおよびFCSエラーを示します。

Link fault generation option
  • オフ
  • Unidirectional
  • Bidirectional
 オフ

リンク障害イベントに対するIPコアの応答を指定します。

双方向リンク障害処理は、イーサネット仕様、具体的にはIEEE 802.3 Figure 81-11に準拠しています。単方向リンク障害処理では、IEEE 802.3 Clause 66を実装しています。IPコアでは、ローカル障害に応答して、パケット間ギャップのリモート障害命令セットを送信しますが、着信リモート障害命令セットには応答しません。OFFオプションは後方互換用です。

Bytes to remove from RX frames
  • None
  • Remove CRC bytes
  • Remove CRC and PAD bytes
 Remove CRC bytes RX MACによりCRCバイトを削除するか、CRCおよびPADバイトを削除するか、または受信RXフレームをRX MACクライアントに渡す前には受信RXフレームからは何も削除しないかを選択します。PADバイトとCRCが、必要のないダウンストリームである場合、このオプションにより、ダウンストリーム・パケット処理ロジックの必要性を減らすことができます
Forward RX pause requests
  • オン
  • オフ
 オフ RX MACによりRXクライアント・インターフェイス上の受信PAUSEフレームおよびPFCフレームを転送するか、内部処理後にドロップするかを選択します。
注: フロー制御がオフになっていると、IPコアでは、すべての着信PAUSEフレームおよびPFCフレームをRXクライアント・インターフェイスに直接転送し、内部処理は実行されません。その場合、このパラメーターは効果がありません。
Use source address insertion
  • オン
  • オフ
 オフ IPコアで、送信イーサネット・パケットの送信元アドレスの上書きをサポートするかどうかを選択します。使用するのは TXMAC_SADDR レジスター値です。このパラメーターがオンの場合、IPコアによってレジスターからのパケット送信元アドレスが上書きされるのは、i_tx_skip_crc の値が0のときです。このパラメーターがオフの場合は、IPコアによる送信元アドレスの上書きはされません。

送信元アドレスの挿入の適用先は、TX MACクライアント・インターフェイス上で提供されるPAUSEおよびPFCパケットです。ただし、PAUSEおよびPFCパケットのIPコアによる送信が、TX MACクライアント・インターフェイス上の i_tx_pause または i_tx_pfc[n] のアサートへの応答として行われる場合には適用されません。

TX VLAN detection
  • オン
  • オフ
 オフ IPコアTX統計ブロックによって、TX VLANフレームおよびStacked VLANイーサネット・フレームを通常の制御フレームとして扱うか、またはLength/Typeフィールドのデコードを実行し、これらのフレームをVLAN統計に含めて、イーサネット・フレーム全体ではなく TxFrameOctetsOK カウンターのペイロードバイトでカウントするかを指定します。オンの場合、IPコアではTX統計でこれらのフレームをVLANフレームまたはStacked VLANフレームとして指定します。オフの場合、IPコアではこれらのフレームを通常の制御フレームとして扱います。
RX VLAN detection
  • オン
  • オフ
 オフ IPコアRX統計ブロックによって、RX VLANフレームおよびStacked VLANイーサネット・フレームを通常の制御フレームとして扱うか、またはLength/Typeフィールドデコードを実行し、これらのフレームをVLAN統計に含めて、イーサネット・フレーム全体ではなく RxFrameOctetsOK カウンターのペイロードバイトでカウントするかを指定します。オンの場合、IPコアではRX統計でこれらのフレームをVLANフレームまたはStacked VLANフレームとして指定します。オフの場合、IPコアではこれらのフレームを通常の制御フレームとして扱います。
Stop TX traffic when link partner sends PAUSE
  • No
  • Yes
  • Disable flow control
 No Yesに設定すると、SFCとPFCの両方がサポートされます。一時停止フレームを受信すると、TX MACでは、トラフィックの送信を停止します。 Noに設定すると、SFCとPFCの両方がサポートされます。一時停止フレームを受信しても、TX MACでは、トラフィックの送信を停止しません。フロー制御をDisable に設定すると、フロー制御が完全にディスエーブルされます。
Ready latency 0～3 0 TXクライアント・インターフェイスのreadyLatency値を選択します。readyLatencyは、 Avalon® STインターフェイスのプロパティーです。これにより遅延のクロックサイクル数を定義します。この遅延は、IPコアによる o_tx_ready 信号のアサートから、IPコアによるTXクライアント・インターフェイス上でのデータ受け入れが可能なクロックサイクルまでです。Avalonインターフェイスの仕様 を参照してください。

PCS Only、OTN、およびMAC segmentedのバリエーションでは、このパラメーターは効果がありません。

より長いレイテンシー (より大きな数値) を選択すると、タイミング・クロージャーが容易になりますが、代わりにMAC+PCSバリエーションのTXデータパスのレイテンシーが増加します。
Enable asynchronous adapter clocks
  • オン
  • オフ
 オフ オンにすると、o_clk_pll クロックとは異なる i_clk_rx および i_clk_tx クロック信号を駆動することができます。

使用可能なのは、Client interfaceがMAC Avalon® STに設定されている場合のみです。

PTPタブ

Enable IEEE 1588 PTP
  • オン
  • オフ
 オフ

このオプションをイネーブルすると、IEEE 1588 PTP Timestampオフロード機能がIPコアに追加されます。IPコアでは、TXタイムスタンプとRXタイムスタンプを生成できます。
Timestamp accuracy mode
  • Basic
  • Advanced
 Advanced PTP TXおよびRXタイムスタンプ精度モードを選択します。 11
Basicモードでは、次のタイムスタンプ精度をサポートします。
  • ± 3ns (10GEおよび25GEイーサネット・レートの場合)
  • ± 8ns (50GE、100GE、200GE、および400GEイーサネット・レートの場合)
Advanced モードでは、次のタイムスタンプ精度をサポートします。
  • ± 1.5ns (10GE、25GE、50GE、100GE、200GE、および400GEイーサネット・レートの場合)
重要: BasicモードとAdvancedモードのタイムスタンプ精度の値は、シミュレーション結果のみを反映したものです。ハードウェアの精度の値は異なる場合があり、将来のリリースで使用可能になる予定です。
Timestamp fingerprint width 8～32 8

TXパスのタイムスタンプのフィンガープリント幅をビット単位で指定します。デフォルト値は8ビットです。

Specializedタブ

Enable strict preamble check
  • オン
  • オフ
 オフ オンにすると、IPコアによって拒否されるRXパケットは、プリアンブルが標準イーサネット・プリアンブル (0x55_55_55_55_55_55) 以外のものになります。

このオプションによって提供される追加の保護レイヤーは、誤ったスタートフレームに対するものです。これが発生する可能性があるのは、起動時またはビットエラー発生時です。
Enable strict SFD check
  • オン
  • オフ
 オフ オンにすると、IPコアによって拒否されるRXパケットは、SFDバイトが標準イーサネットSFD (0xD5) 以外のものになります。

このオプションによって提供される追加の保護レイヤーは、誤ったスタートフレームに対するものです。これが発生する可能性があるのは、起動時またはビットエラー発生時です。
Average inter-packet gap
  • 1
  • 8
  • 10
  • 12
 12

IPコアがTXイーサネット・リンクで維持する平均最小パケット間ギャップ (IPG) を指定します。

デフォルト値の12は、イーサネット規格に準拠しています。

その他の値の場合は、スループットの向上がサポートされます。

値が1の場合、データが使用可能になり次第、IPコアによるイーサネット・パケットの送信が、可能な限り最小のギャップで行われるように指定します。IPGは、コアへの書き込み時にフレームデータ間に残すスペースに依存します。IPコアはイーサネット規格に準拠しなくなりますが、アプリケーションによって、平均ギャップおよびスループットの最大化が制御されます。詳細については、パケット間ギャップの生成および挿入のセクションを参照してください。
Enable preamble passthrough
  • オン
  • オフ
 オフ

オンにすると、IPコアは、RXおよびTXプリアンブル・パススルー・モードになります。RXプリアンブル・パススルー・モードでは、IPコアは、プリアンブルおよびSFDをイーサネット・パケットから取り除くのではなく、クライアントに渡します。TXプリアンブル・パススルー・モードでは、クライアントはイーサネット・フレーム内で送信されるプリアンブルを指定します。
Additional IPG removed per AM period 0～16536 0

プロトコル・コンプライアンスに必要なデフォルトの数に加えて、IPコアがアライメント・マーカー期間ごとに削除するパケット間ギャップの数を指定します。

AM期間ごとに削除される追加IPGの値が1増加するごとに、100GEのバリエーションのスループットが3ppm増えます。より大きなスループットの増加を指定するには、Average Inter-packet Gapパラメーターを使用します。
Auto-Negotiation and Link Training Options
Enable auto-negotiation and link training
  • オン
  • オフ
 オフ イーサネット・ポートのオートネゴシエーションおよびリンク・トレーニングをイネーブルします。

この機能をサポートするには、F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPをインスタンス化してください。

Configuration, Debug and Extension Options
Enable Ethernet Debug Endpoint
  • オン
  • オフ
 オフ イーサネット・デバッグ・エンドポイントをイネーブルします。

System Consoleからイーサネット・ツールキットにアクセスできるようにするには、このパラメーターをイネーブルしてください。
Enable Native PHY Debug Endpoint
  • オン
  • オフ
 オフ イーサネット・デバッグ・エンドポイントをイネーブルします。

System ConsoleからTransceiver toolkitにアクセスできるようにするには、このパラメーターをイネーブルしてください。
関連情報
8 FGT Quad0では、20〜32GbpsのPAM4のみをサポートします。FGT Quad1、Quad2、およびQuad3では、20〜58GbpsのPAM4をサポートします。
9 このモードは、25Gイーサネット・モードでのみ使用できます。
10 IP GUIにより805.664062MHz周波数を指定します。実際の周波数は 805.6640625MHzです。
11 レーンが指定されていないイーサネット・モードは、すべてのレーンバリアントに適用されます。
レベル 2 の表題