Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

7.11. カスタム・レート・インターフェイス

Fタイル・イーサネット・インテル® FPGAハードIPカスタム・レート・インターフェイスが使用できるのは、Use external custom cadence controller オプションをイネーブルした場合です。このインターフェイスでは、システムクロックとTXトランシーバーのPLLレートの違いが考慮されています。

表 51.  カスタム・レート・インターフェイス信号すべてのカスタム・レート・インターフェイス信号は、i_custom_cadence 信号を除いて非同期です。

信号名

説明

i_custom_cadence 1

カスタムデータValid信号です。

  • 1'b1: ケイデンスData Validは、このサイクルではHighに設定します。
  • 1'b0: ケイデンスData Validは、このサイクルではLowに設定します。

この信号の接続先は、使用するクロックレートと必要なクロックレートの比に対応する安定したデータ有効ケイデンスを生成するカウンター、またはトランシーバーTX FIFOの現在の占有率に基づいてデータ有効ケイデンスを増減するシステムです。

注: TXリセットシーケンスには、有効なカスタム・ケイデンス・パルスが必要です。i_custom_cadence の駆動は、 o_tx_lanes_stable がアサートされる前に開始してくだい。i_custom_cadence の駆動は、o_tx_pll_locked がアサートされ、外部ケイデンス生成ロジックとクロックがリセット解除されたら出来るだけ早く行ってください。
図 46. 固定Data Valid比率を使用したカスタム・レート・インターフェイスのビヘイビア

高パルスと低パルスの安定した比率を生成してチャネルを通る流れのバランスをとるカウンターにより、カスタム・ケイデンス・レート・インターフェイスを駆動できます。