Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

8. コンフィグレーション・レジスター

Fタイル・イーサネット・インテル® FPGAハードIPのイーサネット・レジスターにアクセスするには、各チャネルの Avalon® メモリーマップド・インターフェイス・イーサネット・リコンフィグレーション・インターフェイスを使用します。このレジスターでは、32ビットアドレスを使用します。個々のバイトにアクセスするには、byteenable 信号を使用します。

読み出し専用レジスターのフィールドへの書き込み動作は無効です。Reservedレジスターに対する読み出し動作により、未指定の結果が返されます。Reservedレジスターへの書き込み動作の効果は未定義です。IPコア・バリエーションに存在しないレジスター、またはIPコア・バリエーションで定義されていないレジスタービットへのアクセスは、未指定の結果になります。このようなレジスターおよびレジスタービットは、Reservedと見なす必要があります。アクセスできるレジスターは、32ビットの読み出しおよび書き込み動作中のものだけですが、未定義のレジスタービットの値への書き込みや意味付けの試行はしないでください。

特定の reconfig_eth アドレスレジスターの説明は、F-Tile Ethernet Intel FPGA Hard IP Register Map およびF-Tile Auto-Negotiation and Link Training Register Map のIPXACTファイルを参照してください。

レジスター情報を含む .ipxact の生成については、IPコアのパラメーターおよびオプションの指定 を参照してください。