Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

2.4. 生成ファイルの構造

インテル® Quartus® Prime プロ・エディション開発ソフトウェアにより、次のIPコア出力ファイル構造が生成されます。

デザイン例のファイル構造に関して詳しくは、F-Tile Ethernet Intel FPGA Hard IP Design Example User Guide を参照してください。

図 4.  Fタイル・イーサネット・インテル® FPGAハードIPの生成されるファイル
注: Hardware_test_design フォルダーに含まれているファイルは、シミュレーションで使用します。
表 9.  IPコアの生成されるファイル

ファイル名

説明

<your_ip>.ip

プラットフォーム・デザイナー・システムまたはトップレベルのIPバリエーション・ファイルです。<your_ip> は、お使いのIPバリエーションの名前です。

<your_ip>.cmp VHDL Component Declaration (.cmp) ファイルはテキストファイルです。含まれているローカル・ジェネリック定義およびポート定義は、VHDLデザインファイルで使用します。
<your_ip>.html

接続情報、接続先の各マスターに対する各スレーブのアドレスを示すメモリーマップ、およびパラメーター・アサインメントを含むレポートです。

<your_ip>_generation.rpt IPまたはプラットフォーム・デザイナー生成のログファイルです。IP生成時のメッセージのまとめです。
<your_ip>.qgsimc インクリメンタル再生成をサポートするシミュレーション・パラメーターを一覧表示します。
<your_ip>.qgsynthc インクリメンタル再生成をサポートする合成パラメーターを一覧表示します。
<your_ip>.qip

インテル® Quartus® Prime開発ソフトウェアでIPコンポーネントを統合してコンパイルするために必要な、IPコンポーネントに関するすべての情報が含まれています。

<your_ip>.sopcinfo

プラットフォーム・デザイナー・システムでの接続およびIPコンポーネントのパラメーター化について記述します。IPコンポーネント用ソフトウェア・ドライバーの開発時に、内容を解析して要件を取得します。

Nios® IIツールチェーンなどのダウンストリーム・ツールでこのファイルを使用します。.sopcinfo ファイルおよび system.h ファイルは、 Nios® IIツールチェーン用に生成され、各スレーブにアクセスする各マスターに対するアドレスマップ情報が含まれます。特定のスレーブ・コンポーネントにアクセスするためのアドレスマップはマスターによって異なる場合があります。

<your_ip>.csv IPコンポーネントの更新ステータスに関する情報が含まれます。
<your_ip>.spd

サポートされるシミュレーター用のシミュレーション・スクリプトを ip-make-simscript で生成するために必要な入力ファイルです。.spd ファイルには、シミュレーション用に生成されたファイルのリスト、およびユーザーが初期化できるメモリーの情報が含まれています。

<your_ip>_bb.v Verilogブラックボックス (_bb.v) ファイルは、空のモジュール宣言として使用し、ブラックボックスとして使用できます。
<your_ip>_inst.v または _inst.vhd HDLのインスタンス化テンプレート例です。このファイルの内容をHDLファイルにコピーして貼り付けて、IPバリエーションをインスタンス化します。
<your_ip>.svd

ハード・プロセッサー・システム (HPS) のSystem Debugツールによって、プラットフォーム・デザイナー・システム内でHPSに接続しているペリフェラルのレジスターマップが表示できるようにします。

合成中、System Consoleマスターに表示されるスレーブ・インターフェイスの .svd ファイルは、デバッグセクションの .sof ファイルに格納されます。System Consoleでは、このセクションを読み出し、プラットフォーム・デザイナーでは、そのクエリーをレジスターマップ情報に対して実行します。システムスレーブの場合は、プラットフォーム・デザイナーによるレジスターへのアクセスは名前で行われます。

<your_ip>.v または <your_ip>.vhd HDLファイル。合成またはシミュレーション向けに各サブモジュールまたは子IPコアをインスタンス化します。
<your_ip>.xml IPコンポーネントのインターフェイスとパラメーターに関する情報が含まれています。
mentor/

ModelSim* スクリプトである msim_setup.tcl が含まれています。これによりシミュレーションを設定、実行します。

synopsys/vcs/

synopsys/vcsmx/

シェルスクリプトである vcs_setup.sh が含まれています。これによりVCS* シミュレーションを設定、実行します。

シェルスクリプトである vcsmx_setup.sh および synopsys_sim.setup ファイルが含まれています。これによりVCS MX* シミュレーションを設定、実行します。

xcelium

シェルスクリプトである ncsim_setup.sh 、およびその他の設定ファイルが含まれています。これによりXceliumシミュレーションを設定、実行します。

submodules/ IPコア・サブモジュールのHDLファイルが含まれています。
<child IP cores>/ 生成されたそれぞれの子IPコア・ディレクトリーに対して、プラットフォーム・デザイナーによって synth/ および sim/ サブディレクトリーが生成されます。