Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

7.12.2. トランシーバー・リコンフィグレーション・インターフェイス

通常動作中に Intel Agilex® のイーサネット制御レジスターおよびステータスレジスターにアクセスするには、 Avalon® メモリーマップド・インターフェイスを使用します。インターフェイスは、リンクステータスに関係なく応答します。IPコアがリセットステートでも、リセットが i_reconfig_reset 信号ではなく、リセット信号またはソフトリセットによって駆動された場合は、インターフェイスは応答します。

i_reconfig_reset 信号をアサートすると、すべてのトランシーバー・リコンフィグレーション制御レジスターおよびステータスレジスターがリセットされます。これには、統計値カウンターが含まれます。このリセットの進行中は、イーサネット・ハードIPのアドレスへの読み出しおよび書き込みは遅延します。

表 53.  Native PHYリコンフィグレーション・インターフェイスに対するトランシーバー・リコンフィグレーション・インターフェイス・ポートこのインターフェイスのクロッキングは、i_reconfig_clk クロックにより行われ、リセットは、i_reconfig_reset 信号により行われます。信号名は標準の Avalon® メモリーマップド・インターフェイス信号です。
  • n = リコンフィグレーション・インターフェイスに関連付けられたトランシーバーのインデックス (0から (レーン数-1))
ポート名 説明

i_reconfig_xcvrn_addr[17:0]

18ビット

トランシーバー制御レジスターおよびステータスレジスターのアドレスバス。

i_reconfig_xcvrn_read

1ビット

トランシーバー読み出し信号。

アサートされると、読み出しサイクルを開始します。

i_reconfig_xcvrn_write

1ビット

トランシーバー書き込み信号。

アサートされると、リコンフィグレーション読み出しデータバスにデータを書き込みます。

i_reconfig_xcvrn_byteenable[3:0]

4ビット

読み出しおよび書き込み要求用のトランシーバー・バイト・イネーブル信号。

o_reconfig_xcvrn_readdata[31:0]

32ビット

トランシーバー読み出しデータバス。

アサートされると、読み出しサイクルで読み出されたトランシーバー・データを提示します。

o_reconfig_xcvrn_readdata_valid

1ビット

トランシーバー読み出しデータバスからの読み出しデータは有効です。

i_reconfig_xcvrn_writedata[31:0]

32ビット

トランシーバー書き込みデータバス。

アサートされると、書き込みサイクルで書き込まれたトランシーバー・データを提示します。

o_reconfig_xcvrn_waitrequest

1ビット Avalon® メモリーマップド・インターフェイスがビジーであることを示します。読み出しまたは書き込みサイクルが完了するのは、この信号がLowになったときです。