Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

1.2.3. リソース使用率

Fタイル・イーサネット・インテル® FPGAハードIP用のリソースの入手元は、 インテル® Quartus® Prime プロ・エディション開発ソフトウェア・バージョン21.3です。
表 6.   Intel Agilex® デバイスのリソース使用率ここに示す結果の取得には、 インテル® Quartus® Prime開発ソフトウェア・バージョン21.3を使用しています。その際の条件は次のとおりです。
  • PTPコア・バリエーションのイネーブルにはTimestamp accuracy modeを使用し、その設定はAdvancedです。
  • リソース使用率には、ロジック生成フェーズの後にQuartusによって生成されたタイルファイルのソフトロジック使用率は含まれません。
    • タイルファイルでは、組み合わせALUTを約5,000個、ロジックレジスターを約6,000個、ブロック・メモリー・ビットを約164,000ビット使用しています。
    • PTPタイルアダプターでは、組み合わせALUTを約216個、ロジックレジスターを約174個使用しています。メモリー・ビット・ブロックは使用していません。
イーサネット・レート IPコア・バリエーション 組み合わせALUT ロジックレジスター ブロック・メモリー・ビット
10G MAC Avalon® ST 848 1282 2240
MAC Avalon® ST (PTP付き) 2446 6177 3264
25G MAC Avalon® ST 850 1288 2240
MAC Avalon® ST (PTP付き) 2452 6180 3264
40G MAC Avalon® ST 2136 4045 0
50G MAC Avalon® ST 1528 2451 0
MAC Avalon® ST (PTP付き) 3320 7992 1024
100G MAC Avalon® ST 3893 6570 0
MAC Avalon® ST (PTP付き) 7964 17578 1024
200G MAC (セグメント化済み) 1073 3637 0
MAC (セグメント化済み、PTP付き) 4531 16119 1024
400G MAC (セグメント化済み) 1675 6609 0
MAC (セグメント化済み、PTP付き) 11033 34269 2048