Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

9.1.1. 概要

F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IP (FタイルAN/LT IP) では、Fタイル・イーサネット・ポートのオートネゴシエーションおよびリンク・トレーニングを実装します。F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPをインスタンス化して、ベース・イーサネットIP 18に接続してください。各FタイルAN/LT IPは、同じPMAタイプとFECモードで1つのイーサネット・レートをサポートし、最大16個のイーサネット・ポートと共有できます。

図 54.  F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IP: 単一プロトコルと複数イーサネット・レートの例ベース・イーサネットIPは、Fタイル・イーサネット・インテル® FPGAハードIPを表します。

複数のイーサネット・レートをタイルに統合する場合は、複数のFタイルAN/LT IPをインスタンス化してください。例えば、50Gおよび100Gイーサネット・レートをサポートするためにオートネゴシエーションおよびリンク・トレーニング機能を使用する場合、FタイルAN /LT IPインスタンスを2つインスタンス化してください。

図 55.  F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IP: 2つのイーサネット・レートの例ベース・イーサネットIPは、Fタイル・イーサネット・インテル® FPGAハードIPを表します。
18 ベース・イーサネットIPは、Fタイル・イーサネット・インテル® FPGAハードIPと同等です。