9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート

Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

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ID 683023

日付 3/28/2022

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9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート

表 71. クロックポート
信号名	説明
`i_sys_clk`	TXデスキューパルス生成ロジックを駆動するクロックソースです。F-Tile Reference and System PLL Clock Intel® FPGA IPクロックソース (`o_clk_pll`) に接続してください。クロック周波数は、System PLL frequencyパラメーターで指定するシステムPLL周波数の半分に相当します。最小周波数は402.83MHzです。
`i_reconfig_clk`	Avalon® メモリーマップド・インターフェイスのリコンフィグレーション・クロックです。
`o_clk_pll`	イーサネットIPポートに関連付けられているF-Tile Reference and System PLL Clock Intel® FPGA IPから派生したクロックです。`o_clk_pll` 周波数は、PLL周波数を2で割った値に等しくなります。 PTPがイネーブルされている場合、PTPタイルアダプターの `o_clk_pll` は、`i_clk_tx`、`i_clk_rx` イーサネット・クロック、および `i_clk_pll` (非同期モードの場合) へのクロック入力です（すべてのイーサネット・モードが対象)。

表 72. セットポート
信号名	説明
`i_rst_n`	`i_sys_clk` クロックに同期するアクティブLowリセット信号です。インテルでは、アクティブなイーサネットIPポートの `o_tx_pll_locked` 出力信号の同期バージョンをリセットに接続することをお勧めします。このリセットをアサートする必要があるのは、`i_sys_clk` クロックが安定していない場合です。
`i_reconfig_reset`	アクティブHighリコンフィグレーション・リセット信号。リコンフィグレーション・クロック・ドメイン全体をリセットします。このリセットのアサートは、電源オン後またはコンフィグレーション中に行ってください。`i_reconfig_clk` は、このリセットをデアサートする前に安定させてください。

表 73. インターフェイス・ポート
信号名	説明
`ptp_link`	PTPタイルアダプターとPTPがイネーブルされているイーサネットIPとの間のロジック接続を表します。 Support-Logic Generationの間、`ptp_link` が接続されている場合、IPフローでは、PTPタイルアダプターと、PTPオプションが同じFタイルデザイン内でイネーブルされている1つ以上のイーサネットIPとの間にPTP信号バスを生成します。