Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

4.4.1. 機能

Fタイル・イーサネット・インテル® FPGAハードIPでは、次のPTP機能をサポートします。
  • レイテンシー・レジスターによる外部PHYコンポーネントの遅延への対応
  • 10GE、25GE、50GE、100GE、200GE、および400GEの動作速度
  • 1ステップで1588v2 96ビット・タイムスタンプを更新
  • 1ステップで訂正フィールドの滞留時間を更新
  • 1ステップでUPD/IPv4チェックサムをゼロに設定
  • 1ステップで拡張バイトの2バイトを更新して、UDPチェックサムを確実に正常に保持
  • 1ステップで訂正フィールドの非対称遅延を調整
  • 1ステップで訂正フィールドのピアツーピア平均パス遅延を調整
  • PTP統計により、TXパスとRXパスのPTPタイムスタンプ動作を使用してパケット数を追跡
  • Avalon® メモリーマップド・インターフェイスアクセス可能なコンフィグレーション、デバッグ、およびステータスレジスター
  • Basicモードでのタイムスタンプの精度:
    • ± 3ns (10GEおよび25GEモード)
    • ± 8ns (50GE、100GE、200GE、および400GEモード)
  • Advancedモードでのタイムスタンプの精度:
    • ± 1.5ns (10GE、25GE、50GE、100GEモード)
    • ± 8ns (200GEおよび400GEモード)
重要: BasicモードとAdvancedモードのタイムスタンプ精度の値は、シミュレーション結果のみを反映しています。ハードウェアの精度の値は異なる場合があり、将来のリリースで使用可能になる予定です。