Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

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ID 683023
日付 3/28/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. はじめに 3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ 12. 文書改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要
1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレードのサポート 1.2.3. リソース使用率 1.2.4. リリース情報
2. はじめに x
2.1. Fタイル・イーサネット・インテル® FPGAハードIPコアのインストールとライセンス 2.2. IPコアのパラメーターおよびオプションの指定 2.3. IPデザイン用のリファレンスおよびシステムPLLクロック 2.4. 生成ファイルの構造 2.5. タイルファイルの生成 2.6. IPコア・テストベンチ
2.4. 生成ファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. Precise Time Management (高精度時刻管理) 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 4.2.4. リンク障害シグナリング 4.2.5. イーサネット送信の順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFD挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成および挿入
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RXのFCSチェック 4.2.2.4. RXの形式が正しくないパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 x
4.2.3.1. XOFFフレーム送信をトリガーする条件 4.2.3.2. XONフレーム送信をトリガーする条件 4.2.3.3. 一時停止制御および生成インターフェイス 4.2.3.4. 一時停止制御フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. Precise Time Management (高精度時刻管理) x
4.4.1. 機能 4.4.2. PTPタイムスタンプの精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス・タイム・インターバル 4.4.8. UI測定の最小および最大リファレンス・タイム (TAM) インターバル (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advanced Timestamp Accuracyモードの配線遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンス動作におけるクロック接続 5.2. 複数インスタンス動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPベースの同期および非同期動作におけるクロック接続 5.5. 同期イーサネット動作におけるクロック接続 5.6. カスタムケイデンス
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. リコンフィグレーション・インターフェイス 7.13. Precision Time Protocolインターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.2.3. MAC Avalon ST skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.2.4. MAC Avalon ST i_tx_error 信号を使用してパケットを無効としてマークする
7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.3.3. RX MACアダプターの制限事項 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.4.3. MACセグメント化 skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.4.4. MACセグメント化 i_tx_mac_error を使用してパケットを無効としてマークする
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.12. リコンフィグレーション・インターフェイス x
7.12.1. イーサネット・リコンフィグレーション・インターフェイス 7.12.2. トランシーバー・リコンフィグレーション・インターフェイス
7.13. Precision Time Protocolインターフェイス x
7.13.1. Time-of-Dayインターフェイス 7.13.2. TX2ステップ・タイムスタンプ・インターフェイス 7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.13.4. RXタイムスタンプ・インターフェイス 7.13.5. PTPステータス・インターフェイス 7.13.6. PTPタイル・インターフェイス
7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.13.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 8.2. トランシーバーAvalonメモリーマップド・インターフェイスのアドレス空間
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターおよびステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックおよびリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピアMeanPathDelayリコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. Ethernet Toolkitの概要
10.2. Ethernet Toolkitの概要 x
10.2.1. 機能
1. 概要
2. はじめに
3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ
12. 文書改訂履歴

7.12.1. イーサネット・リコンフィグレーション・インターフェイス

通常動作中にFタイル・イーサネット・インテル® FPGAハードIPのイーサネット制御レジスターおよびステータスレジスターにアクセスするには、 Avalon® メモリーマップド・インターフェイスを使用します。インターフェイスは、リンクステータスに関係なく応答します。IPコアがリセットステートでも、リセットが i_reconfig_reset 信号ではなく、リセット信号またはソフトリセットによって駆動された場合は、インターフェイスは応答します。
注: Avalon® メモリーマップド・インターフェイスはワードアドレス指定方式です。アドレスは常に32ビットワードに整列します。このユーザーガイドで説明しているレジスターアクセスは、すべてバイトベースのアクセスです。各ワードアドレスをバイトアドレスに変換する必要があります。それには、右に2シフト (4で除算) してください。個々のバイトにアクセスするには、バイトイネーブル信号を使用します。
表 52.  イーサネット・リコンフィグレーション・インターフェイスこのインターフェイスの信号のクロッキングは、i_reconfig_clk クロックにより行われ、リセットは、i_reconfig_reset 信号により行われます。このクロックとリセットは、IPコアのすべてのリコンフィグレーション・インターフェイスに使われます。
ポート名 幅 説明

i_reconfig_eth_addr[13:0]

14ビット

イーサネット制御レジスターおよびステータスレジスターのアドレスバス。

i_reconfig_eth_read

1ビット

イーサネット制御レジスターおよびステータスレジスター用の読み出し要求信号。

i_reconfig_eth_write

1ビット

イーサネット制御レジスターおよびステータスレジスター用の書き込み要求信号。

i_reconfig_eth_byteenable[3:0]

4ビット

イーサネット読み出しおよび書き込み要求信号のバイトイネーブル。

o_reconfig_eth_readdata[31:0]

32ビット

イーサネット制御レジスターおよびステータスレジスターへの読み出しの読み出しデータ。

o_reconfig_eth_readdata_valid

1ビット

イーサネット制御レジスターおよびステータスレジスターからの読み出しデータ。

i_reconfig_eth_writedata[31:0]

32ビット

イーサネット制御レジスターおよびステータスレジスター用の書き込みデータ。

o_reconfig_eth_waitrequest

1ビット

イーサネット制御レジスターおよびステータスレジスター上の動作用 Avalon® メモリーマップド・インターフェイス・ストール信号。

図 47. イーサネット・リコンフィグレーション・インターフェイス上での Avalon® Memory-Mapped インターフェイス書き込みの実行
上の図で示しているのは、イーサネット・リコンフィグレーション Avalon® メモリーマップド・インターフェイスを使用したデータ書き込み方法です。
  • 書き込み開始時に o_reconfig_eth_waitrequest がHighの場合、書き込み要求 (i_reconfig_eth_write) は、o_reconfig_eth_waitrequest がデアサートするまで保持してください。

    A: o_reconfig_eth_waitrequest がデアサートしたら、書き込みも次のサイクルでデアサートします。

  • 書き込み開始時に o_reconfig_eth_waitrequest がLowの場合、
    • B: o_reconfig_eth_waitrequest 信号は、同じクロックサイクルでアサートします。
    • 書き込み要求は、o_reconfig_eth_waitrequest がデアサートするまで保持されます。
    • C: o_reconfig_eth_waitrequest がデアサートした次のクロックサイクルで、書き込み要求 (i_reconfig_eth_write) をデアサートします。
  • 書き込み要求が完了するまでにかかる時間は可変です。
  • 読み出し要求と書き込み要求は、同時に実行することはできません。
  • 複数のコンフィグレーション・ビットが同じアドレスにある場合は、読み出し-変更-書き込み動作を実行して、目的のビットを変更してください。このとき、同じ場所にある残りのコンフィグレーションは変更しないでください。
図 48. イーサネット・リコンフィグレーション・インターフェイス上での Avalon® Memory-Mapped インターフェイス読み出しの実行
上の図で示しているのは、イーサネット・リコンフィグレーション Avalon® メモリーマップド・インターフェイスを使用したデータ読み出し方法です。
    • A: 読み出し開始時に o_reconfig_eth_waitrequest がHighの場合、読み出し要求(i_reconfig_eth_read) は、o_reconfig_eth_waitrequest がデアサートするまで保持してください。

      そうすると、要求した読み出しデータが、o_reconfig_eth_readdata_valid がHighのサイクルで、読み出しポート上で使用可能になります。

    • 読み出し開始時に o_reconfig_eth_waitrequest がLowの場合、
      • B: o_reconfig_eth_waitrequest 信号が、読み出し要求 (i_reconfig_eth_read) と同じクロックサイクルでアサートされます。
      • C: 読み出し要求は、o_reconfig_eth_waitrequest がデアサートするまで保持されます。

        そうすると、要求した読み出しデータが、o_reconfig_eth_readdata_valid がHighのサイクルで使用可能になります。

  • 読み出し要求が完了するまでにかかる時間は可変です。
  • 読み出し要求と書き込み要求は、同時に実行することはできません。
  • Avalon® メモリーマップド・インターフェイスによって処理される読み出し要求は、一度に1つです。
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レベル 2 の表題