Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

2.3. IPデザイン用のリファレンスおよびシステムPLLクロック

Fタイルシステムごとに、F-Tile Reference and System PLL Clocks Intel FPGA IPを1つインスタンス化する必要があります。F-Tile Reference and System PLL Clocks Intel FPGA IPにより実行される主な機能は、次の3つです。
  1. FHT PMAのリファレンス・クロックを設定します。
    • FHT共通PLLをイネーブルし、FHT共通PLLのリファレンス・クロック・ソースを選択します。
    • FHTリファレンス・クロック・ソース周波数を指定します。
  2. FGT PMAリファレンス・クロックを設定します。
    • FGTリファレンス・クロックをイネーブルし、リファレンス・クロック周波数を指定します。
    • FGT CDR出力を指定します。
  3. システムPLLをコンフィグレーションします。
    • システムPLLをイネーブルし、そのモードを指定します。
    • システムPLLリファレンス・クロック・ソースと周波数を指定します。
注: IPデザインでは、ロジック生成フローを通過するために、F-Tile Reference and System PLL Clocks Intel FPGA IPを含めてください。

F-Tile Reference and System PLL Clocks Intel FPGA IPは、常にプロトコルベースのインテル FPGA IPに接続してください。F-Tile Reference and System PLL Clocks Intel FPGA IPのコンパイルやシミュレーションは、スタンドアロンIPとしてはできません。F-Tile Reference and System PLL Clocks Intel FPGA IPコアのパラメーターとポートリストの詳細については、FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド を参照してください。

複数のインターフェイスまたはプロトコルベースのIPコアのデザインを、単一のFタイル内で行う場合は、F-Tile Reference and System PLL Clocks Intel FPGA IPコアのインスタンスを1つだけ使用して、次のコンフィグレーションを行ってください。
  • 複数のインターフェイスを単一のFタイル内に実装するためにFGT PMAとFHT PMAに必要なすべてのリファレンス・クロック (FGT PMAには最大10個、FHT PMAには最大2個)。
  • 複数のインターフェイスを単一のFタイル内に実装するために必要なすべてのFHT共通PLL (最大2個)。
  • 複数のインターフェイスを単一のFタイル内に実装するために必要なすべてのシステムPLL (最大3個)。
  • 複数のインターフェイスを単一のFタイル内に実装するためにシステムPLLに必要なすべてのリファレンス・クロック (最大8個、FGT PMAと共有)。

複数のインターフェイスまたはプロトコルベースのIPコアを1つのFタイル内でデザインする場合、使用できるシステムPLLは3つだけです。例えば、1つのシステムPLLをPCIeに使用し、2つのシステムPLLをイーサネット・プロトコルやその他のプロトコルに使用します。ただし、ユースケースによっては、3つのシステムPLLをすべてイーサネット・ブロックやPMA-Directデジタルブロック内のさまざまなインターフェイスに使用できる場合もあります。システムPLLは3つしかありません。そのため、ラインレートが異なる複数のインターフェイス、またはプロトコルベースのIPコアでシステムPLLを共有する必要がある場合があります。システムPLLを共有している場合、ラインレートが最も高いインターフェイスによって、システムPLL周波数が決まります。また、ラインレートが低いインターフェイスは、オーバークロックする必要があります。詳細については、FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド を参照してください。