Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

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ID 683023
日付 3/28/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. はじめに 3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ 12. 文書改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要
1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレードのサポート 1.2.3. リソース使用率 1.2.4. リリース情報
2. はじめに x
2.1. Fタイル・イーサネット・インテル® FPGAハードIPコアのインストールとライセンス 2.2. IPコアのパラメーターおよびオプションの指定 2.3. IPデザイン用のリファレンスおよびシステムPLLクロック 2.4. 生成ファイルの構造 2.5. タイルファイルの生成 2.6. IPコア・テストベンチ
2.4. 生成ファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. Precise Time Management (高精度時刻管理) 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 4.2.4. リンク障害シグナリング 4.2.5. イーサネット送信の順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFD挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成および挿入
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RXのFCSチェック 4.2.2.4. RXの形式が正しくないパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 x
4.2.3.1. XOFFフレーム送信をトリガーする条件 4.2.3.2. XONフレーム送信をトリガーする条件 4.2.3.3. 一時停止制御および生成インターフェイス 4.2.3.4. 一時停止制御フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. Precise Time Management (高精度時刻管理) x
4.4.1. 機能 4.4.2. PTPタイムスタンプの精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス・タイム・インターバル 4.4.8. UI測定の最小および最大リファレンス・タイム (TAM) インターバル (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advanced Timestamp Accuracyモードの配線遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンス動作におけるクロック接続 5.2. 複数インスタンス動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPベースの同期および非同期動作におけるクロック接続 5.5. 同期イーサネット動作におけるクロック接続 5.6. カスタムケイデンス
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. リコンフィグレーション・インターフェイス 7.13. Precision Time Protocolインターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.2.3. MAC Avalon ST skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.2.4. MAC Avalon ST i_tx_error 信号を使用してパケットを無効としてマークする
7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.3.3. RX MACアダプターの制限事項 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.4.3. MACセグメント化 skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.4.4. MACセグメント化 i_tx_mac_error を使用してパケットを無効としてマークする
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.12. リコンフィグレーション・インターフェイス x
7.12.1. イーサネット・リコンフィグレーション・インターフェイス 7.12.2. トランシーバー・リコンフィグレーション・インターフェイス
7.13. Precision Time Protocolインターフェイス x
7.13.1. Time-of-Dayインターフェイス 7.13.2. TX2ステップ・タイムスタンプ・インターフェイス 7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.13.4. RXタイムスタンプ・インターフェイス 7.13.5. PTPステータス・インターフェイス 7.13.6. PTPタイル・インターフェイス
7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.13.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 8.2. トランシーバーAvalonメモリーマップド・インターフェイスのアドレス空間
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターおよびステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックおよびリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピアMeanPathDelayリコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. Ethernet Toolkitの概要
10.2. Ethernet Toolkitの概要 x
10.2.1. 機能
1. 概要
2. はじめに
3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ
12. 文書改訂履歴

7.13.2. TX2ステップ・タイムスタンプ・インターフェイス

タイムスタンプ・インターフェイス信号有効なのは、i_tx_valid および i_tx_startofpacket 信号がHighの場合です。タイムスタンプ要求を開始するには、i_ptp_ts_req 信号はHighでなければなりません。また、i_ptp_fp 信号のフィンガープリントの値を指定してください。 IPコアがタイムスタンプ付きのパケットを返すと、フィンガープリント値は再利用可能になります。

図 49. IEEE 1588 TX2ステップ・タイムスタンプ・インターフェイスの使用この図は、2つのパケットの送信を示しています。最初のパケットに含まれている2ステップのタイムスタンプ要求には、FP1フィンガープリント値が割り当てられています。

IPコアによって、2ステップのタイムスタンプ要求を含むパケットのタイムスタンプが返されると、o_ptp_ets_valid をアサートして、o_ptp_ets および o_ptp_ets_fp 信号にタイムスタンプ情報が含まれていることを示します。o_ptp_ets にはタイムスタンプが含まれ、 o_ptp_ets_fp 信号によってタイムスタンプの特定のパケットを示します。IPによってタイムスタンプ要求を処理する順序は、要求を受信した順序になります。

図 50. 2ステップタイムスタンプ: タイムスタンプ付きパケットの受信この図では、IPがパケットFP1のタイムスタンプを受信し、その後しばらくしてから、IPがパケットFP2のタイムスタンプを返すことを示しています。
表 56.  2ステップTXタイムスタンプ・インターフェイスの信号タイムスタンプは常に1588 v2形式です。

すべてのインターフェイス信号は同期しており、そのクロッキングはi_clk_tx クロックによって行われます。

信号名

 幅

説明

i_ptp_ts_req

i_ptp_ts_req[1:0]

1ビット (10GE/25GE/50GE/100GE/200GE)

2ビット (400GE)

 現在のTXパケットの2ステップのタイムスタンプ信号を要求します (イーサネット・レートが10GE/25GE/50GE/100GE/200GE/400GEの場合)。
  • TX MAC Avalon STクライアント・インターフェイスの場合、i_ptp_ts_req[0] が有効なのは、i_tx_valid と i_tx_startofpacket 信号の両方が1に等しい場合のみです。
  • TX MACセグメント化クライアント・インターフェイスの場合、 i_ptp_ts_req[0] が有効なのは、i_tx_mac_valid が1に等しく、i_tx_mac_inframe[7:0] にパケットの開始 (SOP) が含まれている場合のみです。

    i_ptp_ts_req[1] が有効なのは、i_tx_mac_valid が1に等しく、i_tx_mac_inframe[15:8] にSOPが含まれている場合のみです。

i_ptp_fp[w],

(ここで、w はタイムスタンプのフィンガープリントの幅を表します)

i_ptp_fp[w*2]

(ここで、 w は8-12)

wビット (10GE/25GE/50GE/100GE/200GE)

(w*2) ビット (400GE)

現在のTXパケットのフィンガープリント信号 (イーサネット・レートが10GE/25GE/50GE/100GE/200GE/400GEの場合)。

送信中のTXパケットに8ビットのフィンガープリントを割り当てて、返されるTX出力タイムスタンプの識別が、それぞれのTXパケットでできるようにします。

  • TX MAC Avalon STクライアント・インターフェイスの場合、i_ptp_fp[(w-1):0] が有効なのは、i_tx_valid と i_tx_startofpacket 信号の両方が、1に等しい場合にのみです。
  • TX MACセグメント化クライアント・インターフェイスの場合、i_ptp_fp[(w-1):0] が有効なのは、i_tx_mac_valid が1に等しく、i_tx_mac_inframe[7:0] にパケットの開始 (SOP) が含まれる場合のみです。

    i_ptp_fp[w*2-1:w] が有効なのは、i_tx_mac_valid が1に等しく、i_tx_mac_inframe[15:8] にSOPが含まれている場合のみです。

2ステップと1ステップの両方のPTPパケットに使われます。

インテルでは、広範囲のフィンガープリントを使用して、同じフィンガープリントが、現在処理中の2つのTXパケットに割り当てられないようにすることをお勧めします。

o_ptp_ets_valid

o_ptp_ets_valid[1:0]

1ビット (10GE/25GE/50GE/100GE/200GE)

2ビット (400GE)

 TX出力タイムスタンプのValid信号 (イーサネット・レートが10GE/ 25GE/50GE/100GE/200GE/400GEの場合)。

o_ptp_ets[95:0]

o_ptp_ets[191:0]

96ビット (10GE/25GE/50GE/100GE/200GE)

192ビット (400GE)

 TX出力タイムスタンプ・バス (イーサネット・レートが10GE/ 25GE/50GE/100GE/200GE/400GEの場合)。
このバスによって提示される出力タイムスタンプは、o_ptp_ets_fp 信号から得たフィンガープリントを使って送信されたTXパケットに対するものです。
  • o_ptp_ets[95:0] が有効なのは、o_ptp_ets_valid[0]=1の場合のみです。
  • o_ptp_ets[191:96] が有効なのは、o_ptp_ets_valid[1]=1の場合のみです。

出力タイムスタンプは、2ステップおよび1ステップのPTPパケットに適用されます。

o_ptp_ets_fp[w]

o_ptp_ets_fp[w*2]

(ここでw は8〜12)

w ビット (10GE/25GE/50GE/100GE/200GE)

(w*2) ビット (400GE)

TX出力タイムスタンプ・フィンガープリント (イーサネット・レートが10GE/ 25GE/50GE/100GE/200GE/400GEの場合)。
バスは、現在の2ステップの出力タイムスタンプのフィンガープリントを提示します。フィンガープリントを使用して、タイムスタンプが属するTXパケットを判別します。
  • o_ptp_ets_fp[w-1:0] が有効なのは、o_ptp_ets_valid[0] =1の場合のみです。
  • o_ptp_ets_fp[w*2-1:w] が有効なのは、o_ptp_ets_valid[1] =1の場合のみです。

出力タイムスタンプは、2ステップおよび1ステップのPTPパケットに適用されます。
レベル 2 の表題