Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

5.3. MAC非同期FIFO動作におけるクロック接続

Enable asynchronous adapter clocksをイネーブルすると、i_clk_tx および i_clk_rx 入力クロック信号は、相互に非同期にしたり、o_clk_pll クロックと非同期にしたりすることができます。 ただし、クロックが十分に高速であり、IPコアチャネルによりすべてのデータを処理できることが条件です。
図 20. MAC非同期クライアントFIFO動作におけるクロック接続
次の表にまとめた最小周波数は、非同期モード中に i_clk_txi_clk_rx に必要です。
表 25.  MACクライアントの非同期FIFO動作でサポートされる最小クロックレート
イーサネット・データレート クロックレート
最小 i_clk_tx 最小 i_clk_rx
10G 156.25MHz

o_clk_rec_div または

156.25MHz + 100PPM

25G/50G 390.625MHz

o_clk_rec_div または

390.625MHz + 100PPM

40G 312.5MHz 312.5MHz + 100PPM
100G (Preamble Passthroughはイネーブル) 380MHz 380MHz
100G (Preamble Passthroughはディスエーブル) 340MHz 340MHz