Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
Public
ドキュメント目次

5.1. 単一インスタンス動作におけるクロック接続

このクロック接続では、デザイン内の単一のIPコアのインスタンス化を表しています。

これは、単一のIPコアの場合の一般的なクロック接続要件です。

次のクロック接続を行ってください。
  • i_clk_ref および i_clk_sys クロックによりIPコアを駆動します。
  • 出力クロック o_clk_pll により i_clk_rx および i_clk_tx 入力信号の両方を駆動します。
図 18. 一般的なクロック接続この図では、単一のイーサネットIPコアとそれに関連するクロック信号を示しています。
表 24.   F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPFタイル・イーサネット・インテル® FPGAハードIPの間のポート接続ガイドライン
F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IP Fタイル・イーサネット・インテル® FPGAハードIP
システムPLL
out_systempll_clk i_clk_sys
FGT
out_refclk_fgt i_clk_ref
FHT
out_fht_cmmpll_clk i_clk_ref