Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

2.5. タイルファイルの生成

Support-Logic Generationは、合成前のステップとして、シミュレーションおよびハードウェア・デザインに必要なタイル関連ファイルを生成するために使用されます。タイルの生成は、シミュレーションの前に必要な手順です。

インテル® Quartus® Prime プロ・エディション開発ソフトウェアのProcessingメニューのSupport-Logic Generationコマンドを使用して、デザインのFタイル固有のタイルを生成することができます。または、quartus_tlg コマンドプロンプトを実行して、このファイルを生成することもできます。

インテル® Quartus® Prime開発ソフトウェア・バージョン21.4以降では、デザインを生成する際に、FTile Ethernet Intel FPGA Hard IP Example Design IP Parameter Editorを使用すると、Support-Logic Generationコマンドが自動的に実行されます。

タイルファイルの生成が正常に行われると、eth_f_hw_tiles.x ファイルが生成されます (x は必要なファイル拡張子を表します)。生成されたファイルは、プロジェクト・ディレクトリーにあります。このファイルに含まれる完全なネットリストは、シミュレーションおよび合成に使用することができます。