Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

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ID 683023
日付 3/28/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. はじめに 3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ 12. 文書改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要
1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレードのサポート 1.2.3. リソース使用率 1.2.4. リリース情報
2. はじめに x
2.1. Fタイル・イーサネット・インテル® FPGAハードIPコアのインストールとライセンス 2.2. IPコアのパラメーターおよびオプションの指定 2.3. IPデザイン用のリファレンスおよびシステムPLLクロック 2.4. 生成ファイルの構造 2.5. タイルファイルの生成 2.6. IPコア・テストベンチ
2.4. 生成ファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. Precise Time Management (高精度時刻管理) 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 4.2.4. リンク障害シグナリング 4.2.5. イーサネット送信の順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFD挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成および挿入
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RXのFCSチェック 4.2.2.4. RXの形式が正しくないパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 x
4.2.3.1. XOFFフレーム送信をトリガーする条件 4.2.3.2. XONフレーム送信をトリガーする条件 4.2.3.3. 一時停止制御および生成インターフェイス 4.2.3.4. 一時停止制御フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. Precise Time Management (高精度時刻管理) x
4.4.1. 機能 4.4.2. PTPタイムスタンプの精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス・タイム・インターバル 4.4.8. UI測定の最小および最大リファレンス・タイム (TAM) インターバル (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advanced Timestamp Accuracyモードの配線遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンス動作におけるクロック接続 5.2. 複数インスタンス動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPベースの同期および非同期動作におけるクロック接続 5.5. 同期イーサネット動作におけるクロック接続 5.6. カスタムケイデンス
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. リコンフィグレーション・インターフェイス 7.13. Precision Time Protocolインターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.2.3. MAC Avalon ST skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.2.4. MAC Avalon ST i_tx_error 信号を使用してパケットを無効としてマークする
7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.3.3. RX MACアダプターの制限事項 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.4.3. MACセグメント化 skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.4.4. MACセグメント化 i_tx_mac_error を使用してパケットを無効としてマークする
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.12. リコンフィグレーション・インターフェイス x
7.12.1. イーサネット・リコンフィグレーション・インターフェイス 7.12.2. トランシーバー・リコンフィグレーション・インターフェイス
7.13. Precision Time Protocolインターフェイス x
7.13.1. Time-of-Dayインターフェイス 7.13.2. TX2ステップ・タイムスタンプ・インターフェイス 7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.13.4. RXタイムスタンプ・インターフェイス 7.13.5. PTPステータス・インターフェイス 7.13.6. PTPタイル・インターフェイス
7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.13.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 8.2. トランシーバーAvalonメモリーマップド・インターフェイスのアドレス空間
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターおよびステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックおよびリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピアMeanPathDelayリコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. Ethernet Toolkitの概要
10.2. Ethernet Toolkitの概要 x
10.2.1. 機能
1. 概要
2. はじめに
3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ
12. 文書改訂履歴

7.9. FlexEおよびOTNモードのTXインターフェイス

Fタイル・イーサネット・インテル® FPGAハードIP TXクライアント・インターフェイスのFlexEおよびOTNバリエーションでは、PCS66インターフェイス・プロトコルを採用しています。

FlexEおよびOTNのバリエーションでは、アプリケーションによって66bブロックをTX PCSに書き込むことができます。TX MACはバイパスします。

  • FlexEモード、および200GE/400GE OTNモードでは、PCSのTXエンコーダーもバイパスします。
  • 10GE/25GE/40GE/50GE/100GE OTNモードでは、TXエンコーダーとスクランブラーの両方をバイパスします。

送信方向では、クライアントはソースとして動作し、TX PCSはシンクとして動作します。

表 49.  PCS66 TXインターフェイスの信号すべてのインターフェイス信号のクロッキングは、TXクロックにより行われます。信号名は、標準の Avalon® ストリーミング・インターフェイス信号です。

信号名

 幅

説明

i_tx_pcs66_d[1055:0]

i_tx_pcs66_d[527:0]

i_tx_pcs66_d[263:0]

i_tx_pcs66_d[131:0]

i_tx_pcs66_d[65:0]

1056ビット (400GE)

528ビット (200GE)

264ビット (100GE)

132ビット (40GE/50GE)

66ビット (10GE/25GE)

1ブロックに対するTX PCS 66bデータです。

  • FlexEモードでは、表示されるデータはスクランブルされます。
  • OTNモードでは、データはRS-FECまたはPMAに直接送られます。

i_tx_pcs66_valid

1ビット アサートされると、TX PCS 66bデータが有効であることを示します。

アサートは、TX PCS 66b Ready信号がアサートされたときに行ってください。

o_tx_pcs66_ready

1ビット

TX PCS 66b Ready信号です。

アサートされると、PCSで新しいデータの受信準備ができていることを示します。

i_tx_pcs66_am

各チャネルで1ビット アライメント・マーカー挿入ビットです。

FlexEモードでこの信号をアサートすると、PCSでは、TX PCSデータ信号に表示されているデータの代わりにアライメント・マーカーのギャップを許可します。アプリケーションによってブロックがアライメント・マーカーとしてマークされ、スクランブラーによるデータの処理はされません。

OTNモードでは、RS-FECはアライメント・マーカーの位置を認識する必要があります。

FEC なしの OTN モードでは、i_tx_pcs66_am 信号はオプションです。この信号はLowに固定できます。

図 41. PCS66 TXインターフェイスを使用したデータ送信この図で示しているのは、PCS66 TXインターフェイスを使用して、66bブロックをFlexEおよびOTNモードでTX PCSに直接書き込む方法です。

TXデータは66bブロックとして書き込まれます。ブロックは66bエンコードされ、同期ヘッダービットは右端のビット位置 (ビット1および0) にあることが想定されます。

  • FlexEモードでは、PCSによって送信用にブロックのスクランブルとストライプが行われます。
  • OTNモードでは、PCSによって送信用にブロックのストライプのみが行われます。入力データはすでにスクランブルされていることが想定されます。

i_tx_pcs66_valid は次の条件に合致する必要があります。

  • Valid信号のアサートは、Ready信号がアサートされている場合にのみ行い、デアサートは、Ready信号がデアサートされている場合にのみ行います。
  • この2つの信号は、1から6サイクルのまでの固定レイテンシーで間隔を空けます。
  • Valid信号がデアサートされたら、i_tx_pcs66_d を一時停止してください。

PCS66モードのTXインターフェイスのブロックオーダーは、TX PCSインターフェイスと同じです。ブロックの送信はLSBからMSBです。インターフェイスから送信される最初のバイトは i_tx_pcs66_d[65:0] です。

PCS66モードのTXインターフェイスのビットオーダーは、TX PCSインターフェイスと同じです。ビットの送信は右から最上位です。インターフェイスから送信される最初のビットは i_tx_pcs66_d[0] です。

図 42. アラインメント・マーカーの挿入

PCS66 TXインターフェイスをFlexEモードに使用すると、アラインメント・マーカー挿入のタイミングをファブリックから制御できます。わずかな違いはありますが、同じ動作を単一レーンバリアントに対して実行できます。

  • 40GE/50GE/100GE/200GE/400GEチャネル、およびRS-FECを備えた25GEチャネルの場合、この信号によってアライメント・マーカーが挿入されます。
  • RS-FECまたはFirecode のない10GE/25GE チャネルの場合、この信号によって、サイクルがPCS処理に対して無効として扱われます (スクランブルは変更されません)。

FlexEモードでは、アラインメント・マーカー挿入のタイミングは非常に厳格です。アラインメント・マーカーの遅延には、イーサネット・リンクの中断が必要です。有効なサイクルを使用してアラインメント・マーカーをカウントします。 i_tx_pcs66_valid がLowの場合、アラインメント・マーカー・カウンターおよび入力はフリーズさせてください。

OTNストリームには、独自のアラインメント・マーカーが含まれていることが想定されます。FEC付きOTNモードでは、 i_tx_pcs66_am をアサートして、アラインメント・マーカーの位置を示してください。FECなしのOTNモードでは、i_tx_pcs66_am はオプションでです。この信号はLowに固定できます。

FECモードでは、TXデータパスが完全にリセット解除されるのは、少なくとも2アライメント・マーカー期間が経過した後です。i_tx_pcs66_am の駆動は、適切な間隔で、o_tx_lanes_stable がHighになるまで行ってください。信号の駆動は、o_tx_pll_locked がHighになり、o_tx_pcs66_ready のトグルが開始したらすぐに行います。外部カスタム・レート・インターフェイスがイネーブルされたら、i_custom_cadence の駆動を開始してください。詳細については、カスタム・レート・インターフェイス を参照してください。

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レベル 2 の表題