Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

4.2.3.3. 一時停止制御および生成インターフェイス

フロー制御インターフェイスではPAUSEおよびPFCを実装します。その規定はそれぞれ、IEEE 802.3ba 2010 High Speed Ethernet StandardIEEE Standard 802.1Qbb にあるとおりです。

PAUSEロジックをコンフィグレーションして、リンクパートナーによるPAUSE XOFFパケットの送信時にローカルパケット送信を自動停止することができます。PAUSEロジックにより、PAUSEパケットを通常のパケットとして通過させるか、またはRXクライアントに到達する前にドロップすることができます。

PFCフレームに関しては、PFCロジックをコンフィグレーションして、PFCパケットを通常のパケットとして通過させるか、またはRXクライアントに到達する前にドロップできます。ただし、PFC XOFFフレームの到着時にトラフィックを自動停止するオプションはありません。

表 11.  一時停止制御信号および生成信号一時停止制御を実装する信号について説明します。この信号が使用可能なのは、Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター・エディターでフロー制御をオンにした場合にのみです。

信号名

入力/出力

説明

i_tx_pause (PAUSE)

i_tx_pfc (PFC)

入力

レベル信号。IPコアに指示して、イーサネット・リンク上の優先トラフィック・クラス [n] のPAUSEまたはPFCフレームを挿入します。TX_PAUSE_EN レジスターのビット [n] の値が1の場合、IPコアによるXOFFフレームの送信は、この信号が最初にアサートされたときに行われます。再送信をイネーブルした場合、IPコアでは継続してXOFFフレームを送信します。これは信号がデアサートされるまで定期的に行われます。信号がデアサートされると、IPコアではXONフレームを挿入します。

o_rx_pause (PAUSE)

o_rx_pfc (PFC)

出力

アサートされると、RX PAUSEまたはPFC信号の一致を示します。IPコアによるこの信号のビット [n] のアサートは、アドレスが一致している一時停止要求を受信したときに行われます。これにより、TX MACに信号を送って、イーサネット・リンク上のプライオリティー・キュー [n] からの送信をスロットルします。