Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

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ID 683023
日付 3/28/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. はじめに 3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ 12. 文書改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要
1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレードのサポート 1.2.3. リソース使用率 1.2.4. リリース情報
2. はじめに x
2.1. Fタイル・イーサネット・インテル® FPGAハードIPコアのインストールとライセンス 2.2. IPコアのパラメーターおよびオプションの指定 2.3. IPデザイン用のリファレンスおよびシステムPLLクロック 2.4. 生成ファイルの構造 2.5. タイルファイルの生成 2.6. IPコア・テストベンチ
2.4. 生成ファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. Precise Time Management (高精度時刻管理) 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 4.2.4. リンク障害シグナリング 4.2.5. イーサネット送信の順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFD挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成および挿入
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RXのFCSチェック 4.2.2.4. RXの形式が正しくないパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 x
4.2.3.1. XOFFフレーム送信をトリガーする条件 4.2.3.2. XONフレーム送信をトリガーする条件 4.2.3.3. 一時停止制御および生成インターフェイス 4.2.3.4. 一時停止制御フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. Precise Time Management (高精度時刻管理) x
4.4.1. 機能 4.4.2. PTPタイムスタンプの精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス・タイム・インターバル 4.4.8. UI測定の最小および最大リファレンス・タイム (TAM) インターバル (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advanced Timestamp Accuracyモードの配線遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンス動作におけるクロック接続 5.2. 複数インスタンス動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPベースの同期および非同期動作におけるクロック接続 5.5. 同期イーサネット動作におけるクロック接続 5.6. カスタムケイデンス
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. リコンフィグレーション・インターフェイス 7.13. Precision Time Protocolインターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.2.3. MAC Avalon ST skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.2.4. MAC Avalon ST i_tx_error 信号を使用してパケットを無効としてマークする
7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.3.3. RX MACアダプターの制限事項 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.4.3. MACセグメント化 skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.4.4. MACセグメント化 i_tx_mac_error を使用してパケットを無効としてマークする
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.12. リコンフィグレーション・インターフェイス x
7.12.1. イーサネット・リコンフィグレーション・インターフェイス 7.12.2. トランシーバー・リコンフィグレーション・インターフェイス
7.13. Precision Time Protocolインターフェイス x
7.13.1. Time-of-Dayインターフェイス 7.13.2. TX2ステップ・タイムスタンプ・インターフェイス 7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.13.4. RXタイムスタンプ・インターフェイス 7.13.5. PTPステータス・インターフェイス 7.13.6. PTPタイル・インターフェイス
7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.13.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 8.2. トランシーバーAvalonメモリーマップド・インターフェイスのアドレス空間
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターおよびステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックおよびリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピアMeanPathDelayリコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. Ethernet Toolkitの概要
10.2. Ethernet Toolkitの概要 x
10.2.1. 機能
1. 概要
2. はじめに
3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ
12. 文書改訂履歴

7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス

Fタイル・イーサネット・インテル® FPGAハードIP RXクライアント・インターフェイスのMAC+PCSバリエーションでは、 Avalon® ストリーミング・インターフェイス・プロトコルを採用しています。 Avalon® ストリーミング・インターフェイス・プロトコルは、同期ポイントツーポイントの単方向インターフェイスであり、データストリームのプロデューサー (ソース) とデータのコンシューマー (シンク) を接続します。このインターフェイスの主なプロパティーは次のとおりです。

  • スタート・オブ・パケット (SOP) 信号およびエンド・オブ・パケット (EOP) 信号でフレーム転送を区切ります。
  • SOPは、常にMSB内になければなりません。これにより、インターフェイスでの着信データの解釈および処理が簡単になります。
  • Valid信号によってソースからシンクまでの信号を分類します。

受信方向では、RX MACはソースとして動作し、クライアントはシンクとして動作します。

表 36.  RX MAC Avalon STクライアント・インターフェイスの信号すべてのインターフェイス信号のクロッキングは、RXクロック (i_clk_rx) により行われます。信号名は、標準の Avalon® ストリーミング・インターフェイス 信号です。

信号名

幅

説明

o_rx_data[511:0]

o_rx_data[127:0]

o_rx_data[63:0]

512ビット (100GE)

128ビット (50GE/40GE)

64ビット (25GE/10GE)

レートが10GE/25GE/40GE/50GE/100GEの場合、MACにデータを出力します。ビット0はLSBです。

o_rx_valid

1ビット

アサートされると、RXデータが有効であることを示します。SOP信号とEOP信号の間でのみ有効です。

この信号がデアサートされる可能性があるのは、SOP信号とEOP信号のアサートの間です。

o_rx_empty[5:0]

o_rx_empty[3:0]

o_rx_empty[2:0]

6ビット (100GE)

4ビット (50GE/40GE)

3ビット (10GE/25GE)

RXデータ信号上の空のバイト数を示します。これは、EOP信号がアサートされたときに行われ、最下位バイト (LSB) から始まります。

o_rx_startofpacket

1ビット

アサートされると、RXデータ信号によるパケット内データの最初のクロックサイクルの保持を示します (パケットの開始)。IPコアによるこの信号のアサートは、各パケットで1クロックサイクルの間だけです。

SOP信号がアサートされると、RXデータのMSBによってパケットの開始が駆動されます。

o_rx_endofpacket

1ビット

アサートされると、RXデータ信号によるパケット内データの最初のクロックサイクルの保持を示します (パケットの終了)。IPコアによるこの信号のアサートは、各パケットで1クロックサイクルの間だけです。SOP信号がアサートされると、RXデータのMSBによってパケットの終了が駆動されます。

サイズが小さいフレームの場合、または長さがちょうど64バイトのフレームの場合は、SOP信号とEOP信号のアサートは、同じクロックサイクルで行われることがあります。

o_rx_error[5:0]

6ビット クライアント・インターフェイス上で内容を送信中のイーサネット・フレーム内の特定のタイプのエラーを報告します。この信号は、EOPサイクル内でのみ有効です。

個々のビットによってさまざまなタイプのエラーが報告されます。

  • ビット [0]: 形式が正しくないパケットエラー。このビットの値が1の場合は、パケットの形式は不正です。形式が正しくないパケットがIPコアによって識別されるのは、制御文字のうち終端文字以外のものを受信した場合です。
  • ビット [1]: CRCエラー。このビットの値が1の場合は、IPコアによって、CRCエラー、フレーム内のエラー文字、不正、アンダーサイズ、または切り捨てられたパケットが検出されたということです。
  • ビット [2]: アンダーサイズまたはオーバーサイズ・フレーム。

    IPコアでは、サイズが8バイト以下の着信フレームはフレームとして認識しないため、そのようなケースはここでは報告されません。プリアンブル・パススルーおよびCRC転送の設定が原因で、RX MACによってバイトが削除され、フレーム内に8バイト以下しか残らないと、IPコアではフレームを認識しないため、そのようなケースはここでは報告されません。フレームの形式が正しくない場合は、ここでは報告されません。

  • ビット [3]: 予約済み。
  • ビット [4]: ペイロード長エラー。このビットの値が1の場合、フレームで受信されたペイロードは、長さフィールドの値より短く、長さフィールドの値は1500バイト以下です。フレームがオーバーサイズまたはアンダーサイズの場合は、ここでは報告されません。フレームの形式が正しくない場合は、ここでは報告されません。
  • ビット [5]: 予約済み。

o_rxstatus_valid

1ビット アサートされると、o_rxstatus_data が有効なデータを駆動していることを示します。

o_rxstatus_data[39:0]

40ビット

受信フレームに関する情報を指定します。次のフィールドが定義されます。

  • ビット [39:38]: 予約済み。
  • ビット [37]: アサートされるとBCAST/MCASTフレームを示します。
  • ビット [36]: 予約済み。
  • ビット [35]: アサートされるとPAUSEフレームを示します。
  • ビット [34]: アサートされるとControl (タイプは0x8808) フレームを示します。
  • ビット [33]: アサートされるとスタックVLANフレームを示します。
  • ビット [32:0]: 予約済み。

o_rx_preamble[63:0]

64ビット

RXフレームのプリアンブル値を書き込みます。この信号が有効になるのは、o_rx_valid および o_rx_startofpacket 信号がアサートされた場合です。

この信号が使用できるのは、40GE/50GEチャンネルのパラメーター・エディターでPreamble Passthrough をオンにした場合のみです。
注: 他のレートでのプリアンブル・パススルーの場合、o_rx_data 信号の最初の8バイトを使用します。
図 32. RX MAC Avalon STクライアント・インターフェイスを使用したデータ受信

上の図で示しているレシーバーは、RX MAC Avalon STクライアント・インターフェイスを使用したデータ受信方法です。このインターフェイスは、 Avalon® ストリーミング・インターフェイス仕様に準拠しています。

  • パケットの開始は常に o_rx_data のMSBからです (SOPアライメント)。
  • フレームが終了すると、 o_rx_empty の設定は、 o_rx_data の未使用のバイト数になります。開始は右 (バイト0) からです。
    • この例では、パケットの最後のサイクルの o_rx_data には、空のバイトが5つあります。
    • 最後のサイクルの最小バイト数は1です。
  • フレーミング・ポートおよびデータポートが有効なのは、o_rx_data がHighの場合のみです。
注: インターフェイスでは直接のバックプレッシャーは受けません。

セクションの内容
RX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合)
RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合)
RX MACアダプターの制限事項
RX MAC Avalon STクライアント・インターフェイスのステータス

関連情報
レベル 2 の表題