Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

4.4.5. 仮想レーンの順序とオフセット値

仮想レーンとFECレーンのビット・インターリーブおよびレーン分散の実装方法は、PCSと他のデバイスのFECでは異なる場合があります。そのため、リンクパートナーによって送信されるデータの順序付けの実装を知ることはできません。したがって、PTP実装では、ロジックレーン配置を使用し、インターリーブは使用しません。次の表は、100GE (25GE-4および50GE-2) イーサネット・レートでの仮想レーン配置の例を示しています。

表 14.  100GE (25GE-4) イーサネット・レートの物理レーンでの仮想レーンの分布
物理レーン T + 0 T + 1 T + 2 T + 3 T + 4
レーン0 VL0 VL4 VL8 VL12 VL16
レーン1 VL1 VL5 VL9 VL13 VL17
レーン2 VL2 VL6 VL10 VL14 VL18
レーン3 VL3 VL7 VL11 VL15 VL!9
表 15.  100GE (50GE-2) イーサネット・レートの物理レーンでの仮想レーンの分布
物理レーン T + 0 T + 1 T + 2 T + 3 T + 4 T + 5 T + 6 T + 7 T + 8 T + 9
レーン0 VL0 VL2 VL4 VL6 VL8 VL10 VL12 VL14 VL16 VL18
レーン1 VL1 VL3 VL5 VL7 VL9 VL11 VL13 VL15 VL17 VL19