Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

1.1. Fタイルのイーサネット・システムの概要

Fタイル・イーサネット・インテル® FPGAハードIPコアと他のサポートIPを併用すると、さまざまなイーサネットFタイル・ソリューションを作成することができます。Fタイル・イーサネット・インテル® FPGAハードIPインスタンスにつき1つのポートをサポートすることに注意してください。

次の図で示しているのは、使用可能なイーサネットFタイル・コンフィグレーションの1つです。この図では6つのFタイル・イーサネット・インテル® FPGAハードIPコアのインスタンス化を示しています。そのうち2つのインスタンスが100GE-4イーサネット・レートでコンフィグレーションされ、4つのインスタンスが25GE-1イーサネット・レートでコンフィグレーションされています。F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPが2つ生成され、指定された各イーサネット・レートをサポートします。PTPマルチプレクサ・ブロックにより、PTP機能をイネーブルします。F-Tile Reference and System PLL Clock Intel® FPGA IPを使用すると、クロッキング・トポロジーを指定できます。デザインで、シリアル・クロック・ピンとリファレンス・クロック・ピンをデバイスの物理ピンに割り当てます。

図 1. Fタイルのイーサネット・システムの概念的な概要

Fタイル・アーキテクチャーとサポートされているハードIPトポロジーの詳細については、FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド を参照してください。