Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

7.6. MACフロー制御インターフェイス

Fタイル・イーサネット・インテル® FPGAハードIP のMACフロー制御インターフェイスのMAC Avalon STまたはMACセグメント化バリエーションでは、フロー制御イベント通知を示して受信します。
表 44.  MACフロー制御インターフェイスすべてのインターフェイス信号のクロッキングは、i_clk_tx クロックにより行われます。10GE/25GEチャネルの場合、すべてのインターフェイス信号は非同期です。

信号名

説明

i_tx_pause 1ビット

アサートされると、IPコアに指示して、PAUSE XOFFフレームの送信が、イーサネット・リンクで行われるようにします。

注: 10GE/25GEチャネルの場合、 i_tx_pause 信号を205ns以上保持して、MACによってキャプチャされた要求を取得します。
i_tx_pfc[7:0] 8ビット

アサートされると、IPコアに指示して、PFC XOFFフレームの送信が、対応するプライオリティー・キューのイーサネット・リンク上で行われるようにします。

注: 10GE/25GEチャネルの場合、i_tx_pfc 信号を205ns以上保持して、MACによってキャプチャされた要求を取得します。

立ち上がりエッジによって、リクエストをトリガーします。この信号は、IPコアによる一時停止期間の終了まで、1の値に維持してください。IPコアによるPFC XOFFフレームの送信は、現在処理中のTXパケットの処理が完了した後や、その後も定期的に行われ、i_tx_pfcビットをデアサートするまで続きます。このビットをデアサートすると、IPコアによるPFC XONフレームの送信は、対応するプライオリティー・キューのイーサネット・リンク上で行われます。この信号が機能するのは、優先フロー制御がイネーブルされている場合のみです。

o_rx_pause 1ビット

アサートされると、IPコアによるPAUSE XOFFフレームの受信がイーサネット・リンクで行われたことを示します。

o_rx_pfc[7:0] 8ビット

ビットがアサートされると、IPコアによるPFC XOFF フレームの受信が、対応するプライオリティー・キューのイーサネット・リンク上で行われたことを示します。