Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

ID 683023
日付 3/28/2022
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ドキュメント目次

7.13.5. PTPステータス・インターフェイス

PTPステータス・インターフェイスでは、PTP機能を使用しているアプリケーションに、PTPタイムスタンプ・ロジックの使用準備ができたときに知らせます。
表 59.  PTPステータス・インターフェイスの信号すべてのインターフェイス信号は非同期です。

信号名

説明

o_tx_ptp_offset_data_valid 1 TX PTPオフセットデータは有効です。
アサートされると、TXデータパスのPTPオフセットデータが次の Avalon® メモリーマップド・インターフェイスレジスターから読み出し可能であることを示します。
  • ptp_tx_lane_calc_data_constdelay
  • ptp_tx_lane<n>_calc_data_offset
  • ptp_tx_lane<n>_calc_data_time
  • ptp_tx_lane<n>_calc_data_wiredelay
ここで、nは0からアクティブなSERDESレーンの数までの範囲です。

ptp_tx_lane0_calc_data_time 信号は、最初のTX SERDESレーンを基準にしたキャプチャ時間です。

o_rx_ptp_offset_data_valid 1 RX PTPオフセットデータは有効です。
アサートされると、RXデータパスのPTPオフセットデータが次の Avalon® メモリーマップド・インターフェイスレジスターから読み出し可能であることを示します。
  • ptp_rx_lane_calc_data_constdelay
  • ptp_rx_lane<n>_calc_data_offset
  • ptp_rx_lane<n>_calc_data_time
  • ptp_rx_lane<n>_calc_data_wiredelay
ここで、nは0からアクティブなSERDESレーンの数までの範囲です。

ptp_rx_lane0_calc_data_time 信号は、最初のRX SERDESレーンを基準にしたキャプチャ時間です。

o_tx_ptp_ready 1 TX PTPロジックを使用する準備が整いました。

アサートされると、TXデータパスのPTPが完全に機能し、TX出力タイムスタンプがサポートされている精度範囲内で有効であることを示します。

o_rx_ptp_ready 1 RX PTPロジックを使用する準備が整いました。

アサートされると、RXデータパスのPTPが完全に機能し、RX入力タイムスタンプがサポートされている精度範囲内で有効であることを示します。