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1. 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPについて
2. インテル® Agilex™ FPGA EMIF IP – 概要
3. インテル® Agilex™ FPGA EMIF IP - 製品アーキテクチャー
4. インテル® Agilex™ FPGA EMIF IP - エンドユーザーの信号
5. インテル® Agilex™ FPGA EMIF IP - メモリーIPのシミュレーション
6. インテル® Agilex™ FPGA EMIF IP – DDR4のサポート
7. インテル® Agilex™ FPGA EMIF IP - QDR-IVのサポート
8. インテル® Agilex™ FPGA EMIF IP – タイミング・クロージャー
9. インテル® Agilex™ FPGA EMIF IP – I/Oのタイミング・クロージャー
10. インテル® Agilex™ FPGA EMIF IP – コントローラーの最適化
11. インテル® Agilex™ FPGA EMIF IP – デバッグ
12. 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイドの改訂履歴
3.1.1. インテル® Agilex™ EMIFのアーキテクチャー: I/Oサブシステム
3.1.2. インテル® Agilex™ EMIFのアーキテクチャー: I/O SSM
3.1.3. インテル® Agilex™ EMIFのアーキテクチャー: I/Oバンク
3.1.4. インテル® Agilex™ EMIFのアーキテクチャー: I/Oレーン
3.1.5. インテル® Agilex™ EMIFのアーキテクチャー: 入力DQSクロックツリー
3.1.6. インテル® Agilex™ EMIFのアーキテクチャー: PHYクロックツリー
3.1.7. インテル® Agilex™ EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク
3.1.8. インテル® Agilex™ EMIFのアーキテクチャー: クロックの位相アライメント
3.3.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ
3.3.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ
3.3.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ
3.3.4.3.4. DQSイネーブルエラーのデバッグ
3.3.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ
3.3.4.3.6. VREFINキャリブレーション・エラーのデバッグ
3.3.4.3.7. LFIFOキャリブレーション・エラーのデバッグ
3.3.4.3.8. 書き込みレベリングエラーのデバッグ
3.3.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ
3.3.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
4.1.1.1. DDR4のlocal_reset_req
4.1.1.2. DDR4のlocal_reset_status
4.1.1.3. DDR4のpll_ref_clk
4.1.1.4. DDR4のpll_locked
4.1.1.5. DDR4のac_parity_err
4.1.1.6. DDR4のoct
4.1.1.7. DDR4のmem
4.1.1.8. DDR4のstatus
4.1.1.9. DDR4のafi_reset_n
4.1.1.10. DDR4のafi_clk
4.1.1.11. DDR4のafi_half_clk
4.1.1.12. DDR4のafi
4.1.1.13. DDR4のemif_usr_reset_n
4.1.1.14. DDR4のemif_usr_clk
4.1.1.15. DDR4のctrl_amm
4.1.1.16. DDR4のctrl_amm_aux
4.1.1.17. DDR4のctrl_auto_precharge
4.1.1.18. DDR4のctrl_user_priority
4.1.1.19. DDR4のctrl_ecc_user_interrupt
4.1.1.20. DDR4のctrl_ecc_readdataerror
4.1.1.21. DDR4のctrl_ecc_status
4.1.1.22. DDR4のctrl_mmr_slave
4.1.1.23. DDR4のhps_emif
4.1.1.24. DDR4のemif_calbus
4.1.1.25. DDR4のemif_calbus_clk
4.1.2.1. QDR-IVのlocal_reset_req
4.1.2.2. QDR-IVのlocal_reset_status
4.1.2.3. QDR-IVのpll_ref_clk
4.1.2.4. QDR-IVのpll_locked
4.1.2.5. QDR-IVのoct
4.1.2.6. QDR-IVのmem
4.1.2.7. QDR-IVのstatus
4.1.2.8. QDR-IVのafi_reset_n
4.1.2.9. QDR-IVのafi_clk
4.1.2.10. QDR-IVのafi_half_clk
4.1.2.11. QDR-IVのafi
4.1.2.12. QDR-IVのemif_usr_reset_n
4.1.2.13. QDR-IVのemif_usr_clk
4.1.2.14. QDR-IVのctrl_amm
4.1.2.15. QDR-IVのemif_calbus
4.1.2.16. QDR-IVのemif_calbus_clk
4.4.1. ctrlcfg0
4.4.2. ctrlcfg1
4.4.3. dramtiming0
4.4.4. sbcfg1
4.4.5. caltiming0
4.4.6. caltiming1
4.4.7. caltiming2
4.4.8. caltiming3
4.4.9. caltiming4
4.4.10. caltiming9
4.4.11. dramaddrw
4.4.12. sideband0
4.4.13. sideband1
4.4.14. sideband4
4.4.15. sideband6
4.4.16. sideband7
4.4.17. sideband9
4.4.18. sideband11
4.4.19. sideband12
4.4.20. sideband13
4.4.21. sideband14
4.4.22. dramsts
4.4.23. niosreserve0
4.4.24. niosreserve1
4.4.25. sideband16
4.4.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション
4.4.27. ecc4: ステータスとエラー情報
4.4.28. ecc5: 最新のSBEまたはDBEのアドレス
4.4.29. ecc6: 最新のドロップされた訂正コマンドのアドレス
4.4.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張
4.4.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
6.1.1. インテルAgilex EMIF IPにおけるDDR4のパラメーター: General
6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory
6.1.3. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/O
6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O
6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing
6.1.6. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Controller
6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics
6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General
7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory
7.1.3. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O
7.1.4. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Mem Timing
7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller
7.1.6. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Diagnostics
7.1.7. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Example Designs
11.1. インターフェイスのコンフィグレーションにおける性能の問題
11.2. 機能的な問題の評価
11.3. タイミング問題の特徴
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証
11.5. ハードウェアのデバッグ・ガイドライン
11.6. ハードウェアの問題の分類
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用
11.10. EMIFオンチップ・デバッグ・ポート
11.11. Efficiency Monitor
11.7.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ
11.7.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ
11.7.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ
11.7.4.3.4. DQSイネーブルエラーのデバッグ
11.7.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ
11.7.4.3.6. VREFINキャリブレーション・エラーのデバッグ
11.7.4.3.7. LFIFOキャリブレーション・エラーのデバッグ
11.7.4.3.8. 書き込みレベリングエラーのデバッグ
11.7.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ
11.7.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
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6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing
これらのパラメーターは、メモリーデバイスのSpeed Binに関連するデータシートの表から読み取る必要があります (インターフェイスが動作している周波数とは限りません)。
表示名 | 詳細 |
---|---|
Speed bin | 使用されているメモリーデバイスのスピードグレードです。このパラメーターは、メモリーデバイスの動作に指定されている最大レートを指します。(識別子: MEM_DDR4_SPEEDBIN_ENUM) |
tIS (base) | tIS (base) は、CKの立ち上がりエッジに対するアドレス/コマンド/コントロール (A) バスのセットアップ時間を指します。(識別子: MEM_DDR4_TIS_PS) |
tIS (base) AC level | tIS (base) AC levelは、セットアップ・マージンのウィンドウにおいてアドレス/コマンド信号が交差し、それよりも上で維持されなければならない電圧レベルを指します。この信号は、セットアップ時間全体にわたりこの電圧レベルよりも上で維持されている (ロジック1)、またはこの電圧レベルよりも下で維持されている (ロジック0) 場合にのみ安定しているとみなされます。(識別子: MEM_DDR4_TIS_AC_MV) |
tIH (base) | tIH (base) は、CKの立ち上がりエッジ後のアドレス/コマンド (A) バスのホールド時間を指します。デザインに選択しているACレベルに応じて、ホールドマージンは変化します。これは、「tIH (base) AC level」を選択すると自動的に変化し決まります。(識別子: MEM_DDR4_TIH_PS) |
tIH (base) DC level | tIH (base) DC levelは、ホールドウィンドウにおいてアドレス/コマンド信号が交差してはならない電圧レベルを指します。この信号は、ホールド時間全体にわたりこの電圧レベルよりも上で維持されている (ロジック1)、またはこの電圧レベルよりも下で維持されている (ロジック0) 場合にのみ安定しているとみなされます。(識別子: MEM_DDR4_TIH_DC_MV) |
TdiVW_total | TdiVW_totalは、レシーバー (メモリーデバイスまたはDIMM) に必要なDQアイ開口部の最小水平幅を示します。これはUIで測定されます (1UI = メモリークロック周期の半分)。(識別子: MEM_DDR4_TDIVW_TOTAL_UI) |
VdiVW_total | VdiVW_totalはRxマスク電圧で、レシーバー (メモリーデバイスまたはDIMM) に必要なDQアイ開口部の最小垂直幅を示します。これはmVで測定されます。(識別子: MEM_DDR4_VDIVW_TOTAL) |
tDQSQ | tDQSQは、読み出しにおける関連DQピンの最新の有効な遷移を表します。tDQSQは、DQS、DQS#とDQ間のスキューを指しています。これは、DQS、DQS#の交差から、そのDQSストローブに関連付けられているDQグループの最も遅いDQピンの最後の有効な遷移までの時間の長さです。(識別子: MEM_DDR4_TDQSQ_UI) |
tQH | tQHは、DQS、DQS#に対するDQの出力ホールド時間を指定します。これは、DQS、DQS#の交差から、そのDQSストローブに関連付けられているDQグループの最も早いDQピンの最初の無効な遷移までの時間の長さです。(識別子: MEM_DDR4_TQH_UI) |
tDVWp | 各デバイスのピンごとのデータ有効ウィンドウです。(識別子: MEM_DDR4_TDVWP_UI) |
tDQSCK | tDQSCKは、メモリークロック (CK) と読み出しに使用される入力データストローブ (DQS) 間のスキューを表します。これは、立ち上がりCKエッジに対する立ち上がりデータ・ストローブ・エッジ (DQS、DQS#) までの時間です。(識別子: MEM_DDR4_TDQSCK_PS) |
tDQSS | tDQSSは、メモリークロック (CK) と書き込みに使用される出力データストローブ間のスキューを表します。これは、立ち上がりCKエッジに対する立ち上がりデータ・ストローブ・エッジ (DQS、DQS#) までの時間です。(識別子: MEM_DDR4_TDQSS_CYC) |
tQSH | tQSHは差動のHighのパルス幅を指し、tCKのパーセンテージとして測定されます。これは、読み出しに対してDQSがHighの時間です。(識別子: MEM_DDR4_TQSH_CYC) |
tDSH | tDSHは、書き込みDQSのホールド時間を指定します。これは、立ち上がりCKエッジとDQSの立ち下がりエッジ間の時間差であり、tCKのパーセンテージとして測定されます。(識別子: MEM_DDR4_TDSH_CYC) |
tDSS | tDSSは、DQSの立ち下がりエッジから次のCK遷移の立ち上がりエッジまでの時間を表します。(識別子: MEM_DDR4_TDSS_CYC) |
tWLS | tWLSは、書き込みレベリングのセットアップ時間を表します。CKの立ち上がりエッジからDQSの立ち上がりエッジまでを測定します。(識別子: MEM_DDR4_TWLS_CYC) |
tWLH | tWLHは、書き込みレベリングのホールド時間を表します。DQSの立ち上がりエッジからCKの立ち上がりエッジまでを測定します。(識別子: MEM_DDR4_TWLH_CYC) |
tINIT | tINITは、デバイス電源投入後のメモリー初期化の時間を表します。RESET_nのデアサート後、CKEがアクティブになるまでさらに500us待機します。その間に、DRAMは内部の初期化を開始します。これは外部クロックから独立して発生します。(識別子: MEM_DDR4_TINIT_US) |
tMRD | モード・レジスター・セット・コマンドのサイクルタイムです。tMRDは、2つのMRSコマンド間に必要な最小時間です。(識別子: MEM_DDR4_TMRD_CK_CYC) |
tRAS | tRASは、アクティブ化からプリチャージまでの時間を表します。行は、tRAS時間が満たされるまで非アクティブにすることはできません。よってtRASは、アクティブ化コマンドの後、行を閉じるプリチャージ・コマンドを発行できるまでにメモリーが待機する必要がある時間を決定します。(識別子: MEM_DDR4_TRAS_NS) |
tRCD | tRCDは行コマンドの遅延であり、アクティブから読み出しまたは書き込みまでの時間を表します。これは、RASコマンドでの行のアクティブ化と、CASコマンドでのデータへのアクセスの間の遅延量です。(識別子: MEM_DDR4_TRCD_NS) |
tRP | tRPは、プリチャージ (PRE) コマンドにかかる時間です。これは、プリチャージによって行へのアクセスを無効にし、別の行をアクティブにする準備が整うまでにメモリーで必要な時間を表します。(識別子: MEM_DDR4_TRP_NS) |
tWR | tWRは、書き込みのリカバリー時間です。これは、プリチャージ・コマンドを発行する前に、書き込みを完了させるために必要なクロックサイクル数を指定します。(識別子: MEM_DDR4_TWR_NS) |
表示名 | 詳細 |
---|---|
tRRD_S | tRRD_Sは、アクティブ化からアクティブ化のコマンド期間 (短) を指します。これは、異なるバンクグループに対する2つのアクティブ化コマンド間の最小時間間隔です。3DSデバイスの場合、このパラメーターはメモリー・データ・シートのtRRD_S_slr (つまり、同じ論理ランク内のtRRD_S) と同じです。(識別子: MEM_DDR4_TRRD_S_CYC) |
tRRD_L | tRRD_Lは、アクティブ化からアクティブ化のコマンド期間 (長) を指します。これは、同じバンクグループに対する2つのアクティブ化コマンド間の最小時間間隔です (メモリー・クロック・サイクルで測定)。3DSデバイスの場合、このパラメーターはメモリー・データ・シートのtRRD_L_slr (つまり、同じ論理ランク内のtRRD_L) と同じです。 (識別子: MEM_DDR4_TRRD_L_CYC) |
tRRD_dlr | tRRD_dlrは、異なる論理ランクへのアクティブ化からアクティブ化のコマンド期間です。これは、3DS DDR4デバイス内の異なる論理ランクに対する2つのアクティブ化コマンド間の最小時間間隔です (メモリー・クロック・サイクルで測定)。(識別子: MEM_DDR4_TRRD_DLR_CYC) |
tFAW | tFAWは、4つのアクティブ化ウィンドウの時間を表します。これは、4つのバンクのみをアクティブにできる期間を示しています。3DSデバイスの場合、このパラメーターはメモリー・データ・シートのtFAW_slr (つまり、同じ論理ランク内のtFAW) と同じです。(識別子: MEM_DDR4_TFAW_NS) |
tCCD_S | tCCD_Sは、CAS_nとCAS_nの間の遅延 (短) を表します。これは、異なるバンクグループに対する2つの読み出しまたは書き込み (CAS) コマンド間の最小時間間隔です。(識別子: MEM_DDR4_TCCD_S_CYC) |
tCCD_L | tCCD_Lは、CAS_nとCAS_nの間の遅延 (長) を表します。これは、同じバンクグループに対する2つの読み出しまたは書き込み (CAS) コマンド間の最小時間間隔です。(識別子: MEM_DDR4_TCCD_L_CYC) |
tWTR_S | tWTR_Sは書き込みタイミング・パラメーターであり、異なるバンクグループに対する書き込みから読み出しまでの期間を示します。これは、異なるバンクグループにアクセスする際の内部書き込みトランザクションの開始から内部読み出しコマンドまでの遅延を表します。遅延は、最後の書き込みデータが受信された後の最初のメモリークロックの立ち上がりエッジから、読み出しコマンドが受信された際のメモリークロックの立ち上がりエッジまでで測定されます。(識別子: MEM_DDR4_TWTR_S_CYC) |
tWTR_L | tWTR_Lは書き込みタイミング・パラメーターであり、同じバンクグループに対する書き込みから読み出しまでの期間を示します。これは、同じバンクグループにアクセスする際の内部書き込みトランザクションの開始から内部読み出しコマンドまでの遅延を表します。遅延は、最後の書き込みデータが受信された後の最初のメモリークロックの立ち上がりエッジから、読み出しコマンドが受信された際のメモリークロックの立ち上がりエッジまでで測定されます。(識別子: MEM_DDR4_TWTR_L_CYC) |
表示名 | 詳細 |
---|---|
tRFC | tRFCは、リフレッシュ・サイクル・タイムを表します。これは、リフレッシュ・コマンドの後、メモリーでアクティブ化コマンドの受け入れが可能になるまでの遅延量です。このパラメーターは、メモリー密度に依存します。また、ハードウェアが適切に機能するために必要です。3DSデバイスの場合、このパラメーターはメモリー・データ・シートのtRFC_slr (つまり、同じ論理ランク内のtRFC) と同じです。(識別子: MEM_DDR4_TRFC_NS) |
tREFI | tREFIは、平均定期リフレッシュ間隔を表します。これは、メモリーが各リフレッシュ・コマンド間に許容できる最大時間です。(識別子: MEM_DDR4_TREFI_US) |