外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

7.3.3. インテル® Agilex™ FPGA EMIF IPにおけるピンのガイドライン

インテル® Agilex™ FPGAには、デバイスの上端と下端にI/Oバンクがあり、それらを外部メモリー・インターフェイスで使用することができます。

インテル® Agilex™ FPGAのI/Oバンクには96のI/Oピンが含まれています。各バンクは2つのサブバンクに分割され、それぞれに48のI/Oピンがあります。サブバンクはさらに4つのI/Oレーンに分割されています。各I/Oレーンは12のI/Oポートのグループです。

I/Oバンク、I/Oレーン、および各物理I/Oピンとペアになるピンは、デバイスのピンの表で次の命名規則によって一意に識別することができます。

  • バンクのI/Oピンは、P#X#Y#として表されます。詳細は次のとおりです。
    • P#は、バンクのピン番号を表します。バンクが96ピンの場合、範囲はP0からP95です。
    • X#は、デバイスの特定のエッジにあるバンク番号を表します。X0はジッパーから最も遠いバンクです。
    • Y#は、デバイスの上端または下端を表します。Y0とY1はそれぞれ、下端と上端のI/Oバンクを指しています。
  • IO96バンクは2つのIO48サブバンクで構成されているため、P#の値が48未満 (P# <48) のピンはすべて同じI/Oサブバンクに属します。他のピンはすべて、2番目のIO48サブバンクに属します。
  • Index Within I/O Bankの値は、0から11、12から23、24から35、36から47のいずれかの範囲になり、それぞれI/Oレーン1、2、3、4のいずれかを表します。
  • I/Oバンクが隣接しているかを判断するには、 アーキテクチャー: I/Oバンク の項で、お使いのデバイスファミリーのサブバンクの並びを参照してください。また、 すべてのバンクがボンディングされている標準的な インテル® Agilex™ FPGA の図、および インテル® Agilex™ FシリーズおよびIシリーズ汎用I/OユーザーガイドのI/Oピンカウントの表を参照してください。

    一般的に、I/Oバンクがパッケージにボンディングされていない (「-」の記号がI/Oの表に表示されている) 場合、もしくはI/Oバンクに96のピンが含まれておらず、部分的にのみボンディングされていることが示されている場合を除いて、I/OバンクはI/Oエッジ内で隣接していると考えることができます。特定のデバイスでI/Oバンクが完全にボンディングされていない場合は、それを大きな外部メモリー・インターフェイスのサブバンクのスパンに含めることはできません。いずれの場合も、 インテル® Quartus® Prime開発ソフトウェアを使用し、I/Oバンクの使用方法が実装できるかを確認する必要があります。

  • I/Oピンとペアになるピンは、同じI/Oバンクにあります。ペアになるピンは、Index Within I/O Bankが偶数の場合はその値に1を加える、もしくはIndex Within I/O Bankが奇数の場合はその値から1を引くことで特定することができます。