外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

6.5.6.1. シングルランク x 8ディスクリート (コンポーネント) トポロジー

単一チャネルで72ビットのデータに対応するには、1ランク、×8のメモリーデバイスで、9つのメモリーデバイスが必要です。

インターフェイスは、データバイト (DQ/DQS)、アドレス信号、コマンド信号 (BA、BG、RAS、CAS、WE、ACT、PAR)、コントロール信号 (CKE、CS、ODT)、およびクロック (CLK) に対応します。

図 131. DDR4シングルランク×8ディスクリート・トポロジーの信号接続 (9つのメモリーデバイスで72ビットに対応)
表 114.  インターフェイスでサポートされるすべての信号に対するシングルランクx8ディスクリート・メモリー・トポロジーに固有の配線ガイドライン
信号グループ セグメント 配線層 最大長 (mil) ターゲットZse (Ω) トレース幅W (mil) トレース間隔S1 (mil): グループ内 トレース間隔S2 (mil): CMD/CTRL/CLKからDQ/DQS トレース間隔S3 (mil): DQニブルからニブル トレース間隔 (mil)、DIFFペア内 トレース間隔 (mil)、DQSペアからDQ トレース間隔 (mil)、CLKペアからCMD/CTRL/CKE Rtt / Ctt
セグメント 合計MB
CLK BO1 US 50 最初のDRAMに対して: 4000、最後のDRAMに対して: 9600   4 5、17 17   4   17 R1=36Ω C1=10nF
BO2 SL 1000   4 5、17 17   4   17
M SL   40 5.5   12 (3h)   4   12 (3h)
BI1 US 50   3   12 (3h)   4   12 (3h)
BI2 SL 700 50 3   12 (3h)   4   12 (3h)
T1 SL 300   3   12 (3h)   4   12 (3h)
T2 US 50   3   12 (3h)   4   12 (3h)
CMD、CTRL、Alert BO1 US 50 最初のDRAMに対して: 4000、最後のDRAMに対して: 9600   4 5、17 17         R1=36Ω

alert_nにはVDD (1.2V) への外部プルアップ抵抗が必要 (約10KΩ)
BO2 SL 1000   4 5、17 17        
M SL   40 5.5 8 (2h) 12 (3h)        
BI1 US 50   3 8 (2h) 12 (3h)        
BI2 SL 700 50 3 8 (2h) 12 (3h)        
T1 SL 300   3 8 (2h) 12 (3h)        
T2 US 50   3 8 (2h) 12 (3h)        
DQ BO1 US 50 5000   4 5、17   17        
BO2 SL 1000   4 5、17   17      
M SL   45 4.5 8 (2h)   12 (3h)      
BI US 50   4 8 (2h)   12 (3h)      
DQS BO1 US 50 5000   4       4 17    
BO2 SL 1000   4       4 17  
M SL   45 4.5       4 12 (3h)  
BI US 50   4       4 12 (3h)  
この表に示されているガイドラインの説明については、図 122 の直後に示されている箇条書きを参照してください。