外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

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ID 683216
日付 6/20/2022
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ドキュメント目次
ドキュメント目次 x
1. 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPについて 2. インテル® Agilex™ FPGA EMIF IP – 概要 3. インテル® Agilex™ FPGA EMIF IP - 製品アーキテクチャー 4. インテル® Agilex™ FPGA EMIF IP - エンドユーザーの信号 5. インテル® Agilex™ FPGA EMIF IP - メモリーIPのシミュレーション 6. インテル® Agilex™ FPGA EMIF IP – DDR4のサポート 7. インテル® Agilex™ FPGA EMIF IP - QDR-IVのサポート 8. インテル® Agilex™ FPGA EMIF IP – タイミング・クロージャー 9. インテル® Agilex™ FPGA EMIF IP – I/Oのタイミング・クロージャー 10. インテル® Agilex™ FPGA EMIF IP – コントローラーの最適化 11. インテル® Agilex™ FPGA EMIF IP – デバッグ 12. 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド・アーカイブ 13. 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイドの改訂履歴
1. 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPについて x
1.1. リリース情報
2. インテル® Agilex™ FPGA EMIF IP – 概要 x
2.1. インテル® Agilex™ EMIF IPのプロトコルと機能のサポート 2.2. インテル® Agilex™ EMIF IPのデザインフロー 2.3. インテル® Agilex™ EMIF IPのデザイン・チェックリスト
3. インテル® Agilex™ FPGA EMIF IP - 製品アーキテクチャー x
3.1. インテル® Agilex™ EMIFのアーキテクチャー: 概要 3.2. インテル® Agilex™ EMIFのシーケンサー 3.3. インテル® Agilex™ EMIFのキャリブレーション 3.4. インテル® Agilex™ EMIFのコントローラー 3.5. インテル® Agilex™ EMIF IPにおけるユーザーが要求するリセット 3.6. ハード・プロセッサー・サブシステム向け インテル® Agilex™ EMIF 3.7. ハードPHYでのカスタム・コントローラーの使用
3.1. インテル® Agilex™ EMIFのアーキテクチャー: 概要 x
3.1.1. インテル® Agilex™ EMIFのアーキテクチャー: I/Oサブシステム 3.1.2. インテル® Agilex™ EMIFのアーキテクチャー: I/O SSM 3.1.3. インテル® Agilex™ EMIFのアーキテクチャー: I/Oバンク 3.1.4. インテル® Agilex™ EMIFのアーキテクチャー: I/Oレーン 3.1.5. インテル® Agilex™ EMIFのアーキテクチャー: 入力DQSクロックツリー 3.1.6. インテル® Agilex™ EMIFのアーキテクチャー: PHYクロックツリー 3.1.7. インテル® Agilex™ EMIFのアーキテクチャー: PLLリファレンス・クロック・ネットワーク 3.1.8. インテル® Agilex™ EMIFのアーキテクチャー: クロックの位相アライメント
3.1.4. インテル® Agilex™ EMIFのアーキテクチャー: I/Oレーン x
3.1.4.1. AVST x8/x16/x32コンフィグレーション・スキームでDDR4 x72インターフェイスを設計する場合の考慮事項
3.3. インテル® Agilex™ EMIFのキャリブレーション x
3.3.1. インテル® Agilex™ のキャリブレーションの段階 3.3.2. インテル® Agilex™ のキャリブレーションにおける段階の説明 3.3.3. インテル® Agilex™ におけるキャリブレーションのフローチャート 3.3.4. インテル® Agilex™ におけるキャリブレーション・アルゴリズム
3.3.4. インテル® Agilex™ におけるキャリブレーション・アルゴリズム x
3.3.4.1. DDR4のキャリブレーション・アルゴリズム 3.3.4.2. QDR-IVのキャリブレーション・アルゴリズム 3.3.4.3. キャリブレーションの問題をデバッグするためのガイドライン
3.3.4.1. DDR4のキャリブレーション・アルゴリズム x
3.3.4.1.1. DDR4読み出しキャリブレーション 3.3.4.1.2. DDR4書き込みキャリブレーション
3.3.4.2. QDR-IVのキャリブレーション・アルゴリズム x
3.3.4.2.1. QDR-IV読み出しキャリブレーション 3.3.4.2.2. QDR-IV書き込みキャリブレーション
3.3.4.3. キャリブレーションの問題をデバッグするためのガイドライン x
3.3.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ 3.3.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ 3.3.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ 3.3.4.3.4. DQSイネーブルエラーのデバッグ 3.3.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ 3.3.4.3.6. VREFINキャリブレーション・エラーのデバッグ 3.3.4.3.7. LFIFOキャリブレーション・エラーのデバッグ 3.3.4.3.8. 書き込みレベリングエラーのデバッグ 3.3.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ 3.3.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
3.4. インテル® Agilex™ EMIFのコントローラー x
3.4.1. ハード・メモリー・コントローラー 3.4.2. インテル® Agilex™ ハード・メモリー・コントローラーのレート変換機能
3.4.1. ハード・メモリー・コントローラー x
3.4.1.1. ハード・メモリー・コントローラーの機能 3.4.1.2. ハード・メモリー・コントローラーのメイン制御パス 3.4.1.3. データ・バッファー・コントローラー
3.6. ハード・プロセッサー・サブシステム向け インテル® Agilex™ EMIF x
3.6.1. インテル® Agilex™ EMIF IPとHPSにおけるI/Oバンク使用時の制約
4. インテル® Agilex™ FPGA EMIF IP - エンドユーザーの信号 x
4.1. インテル® Agilex™ EMIF IPのインターフェイスと信号の説明 4.2. インテル® Agilex™ EMIF IPのAFI信号 4.3. インテル® Agilex™ EMIF IP AFI 4.0のタイミング図 4.4. インテル® Agilex™ EMIF IPのメモリー・マップド・レジスター (MMR) 一覧
4.1. インテル® Agilex™ EMIF IPのインターフェイスと信号の説明 x
4.1.1. DDR4に対するインテルAgilex EMIF IPインターフェイス 4.1.2. QDR-IVに対するインテルAgilex EMIF IPインターフェイス
4.1.1. DDR4に対するインテルAgilex EMIF IPインターフェイス x
4.1.1.1. DDR4のlocal_reset_req 4.1.1.2. DDR4のlocal_reset_status 4.1.1.3. DDR4のpll_ref_clk 4.1.1.4. DDR4のpll_locked 4.1.1.5. DDR4のac_parity_err 4.1.1.6. DDR4のoct 4.1.1.7. DDR4のmem 4.1.1.8. DDR4のstatus 4.1.1.9. DDR4のafi_reset_n 4.1.1.10. DDR4のafi_clk 4.1.1.11. DDR4のafi_half_clk 4.1.1.12. DDR4のafi 4.1.1.13. DDR4のemif_usr_reset_n 4.1.1.14. DDR4のemif_usr_clk 4.1.1.15. DDR4のctrl_amm 4.1.1.16. DDR4のctrl_amm_aux 4.1.1.17. DDR4のctrl_auto_precharge 4.1.1.18. DDR4のctrl_user_priority 4.1.1.19. DDR4のctrl_ecc_user_interrupt 4.1.1.20. DDR4のctrl_ecc_readdataerror 4.1.1.21. DDR4のctrl_ecc_status 4.1.1.22. DDR4のctrl_mmr_slave 4.1.1.23. DDR4のhps_emif 4.1.1.24. DDR4のemif_calbus 4.1.1.25. DDR4のemif_calbus_clk
4.1.2. QDR-IVに対するインテルAgilex EMIF IPインターフェイス x
4.1.2.1. QDR-IVのlocal_reset_req 4.1.2.2. QDR-IVのlocal_reset_status 4.1.2.3. QDR-IVのpll_ref_clk 4.1.2.4. QDR-IVのpll_locked 4.1.2.5. QDR-IVのoct 4.1.2.6. QDR-IVのmem 4.1.2.7. QDR-IVのstatus 4.1.2.8. QDR-IVのafi_reset_n 4.1.2.9. QDR-IVのafi_clk 4.1.2.10. QDR-IVのafi_half_clk 4.1.2.11. QDR-IVのafi 4.1.2.12. QDR-IVのemif_usr_reset_n 4.1.2.13. QDR-IVのemif_usr_clk 4.1.2.14. QDR-IVのctrl_amm 4.1.2.15. QDR-IVのemif_calbus 4.1.2.16. QDR-IVのemif_calbus_clk
4.2. インテル® Agilex™ EMIF IPのAFI信号 x
4.2.1. AFIのクロック信号とリセット信号 4.2.2. AFIのアドレスおよびコマンド信号 4.2.3. AFIの書き込みデータ信号 4.2.4. AFIの読み出しデータ信号 4.2.5. AFIのキャリブレーション・ステータス信号 4.2.6. AFIのトラッキング管理信号 4.2.7. AFIのシャドーレジスター管理信号
4.3. インテル® Agilex™ EMIF IP AFI 4.0のタイミング図 x
4.3.1. AFIのアドレスおよびコマンドのタイミング図 4.3.2. AFIの書き込みシーケンスのタイミング図 4.3.3. AFIの読み出しシーケンスのタイミング図 4.3.4. AFIキャリブレーション・ステータスのタイミング図
4.4. インテル® Agilex™ EMIF IPのメモリー・マップド・レジスター (MMR) 一覧 x
4.4.1. ctrlcfg0 4.4.2. ctrlcfg1 4.4.3. dramtiming0 4.4.4. sbcfg1 4.4.5. caltiming0 4.4.6. caltiming1 4.4.7. caltiming2 4.4.8. caltiming3 4.4.9. caltiming4 4.4.10. caltiming9 4.4.11. dramaddrw 4.4.12. sideband0 アドレス=43 (32ビット) 4.4.13. sideband1 4.4.14. sideband4 4.4.15. sideband6 4.4.16. sideband7 4.4.17. sideband9 4.4.18. sideband11 4.4.19. sideband12 4.4.20. sideband13 4.4.21. sideband14 4.4.22. dramsts 4.4.23. niosreserve0 4.4.24. niosreserve1 4.4.25. sideband16 4.4.26. ecc3: ECCエラーおよび割り込みのコンフィグレーション 4.4.27. ecc4: ステータスとエラー情報 4.4.28. ecc5: 最新のSBEまたはDBEのアドレス 4.4.29. ecc6: 最新のドロップされた訂正コマンドのアドレス 4.4.30. ecc7: 最新のSBEまたはDBEのアドレスの拡張 4.4.31. ecc8: 最新のドロップされた訂正コマンドのアドレスの拡張
5. インテル® Agilex™ FPGA EMIF IP - メモリーIPのシミュレーション x
5.1. シミュレーションのオプション 5.2. シミュレーションの概要 5.3. Mentor Graphics* AXI4 Master BFM (Intel FPGA Edition) でのデザイン例のシミュレーション
5.2. シミュレーションの概要 x
5.2.1. キャリブレーション・モード 5.2.2. シミュレーション・スクリプト 5.2.3. Verilog HDLでの機能的なシミュレーション 5.2.4. VHDLでの機能的なシミュレーション 5.2.5. デザイン例のシミュレーション
5.3. Mentor Graphics* AXI4 Master BFM (Intel FPGA Edition) でのデザイン例のシミュレーション x
5.3.1. 手順の概要 5.3.2. EMIFデザイン例の生成 5.3.3. プラットフォーム・デザイナーでのシミュレーション・デザイン例の編集 5.3.4. ed_sim.vファイルの編集 5.3.5. master_test_program.svファイルの取得 5.3.6. シミュレーションの実行
6. インテル® Agilex™ FPGA EMIF IP – DDR4のサポート x
6.1. インテル® Agilex™ FPGA EMIF IPのパラメーターの説明 6.2. Intel Agilex External Memory Interfaces Intel Calibration IPのパラメーター 6.3. インテル® Agilex™ EMIF DDR4 IPにおけるレジスターマップのIP-XACTのサポート 6.4. インテル® Agilex™ FPGA EMIF IPのピンおよびリソースのプランニング 6.5. DDR4におけるボード・デザイン・ガイドライン
6.1. インテル® Agilex™ FPGA EMIF IPのパラメーターの説明 x
6.1.1. インテルAgilex EMIF IPにおけるDDR4のパラメーター: General 6.1.2. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Memory 6.1.3. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem I/O 6.1.4. インテルAgilex EMIF IPにおけるDDR4のパラメーター: FPGA I/O 6.1.5. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Mem Timing 6.1.6. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Controller 6.1.7. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Diagnostics 6.1.8. インテルAgilex EMIF IPにおけるDDR4のパラメーター: Example Designs
6.4. インテル® Agilex™ FPGA EMIF IPのピンおよびリソースのプランニング x
6.4.1. インテル® Agilex™ FPGA EMIF IPのインターフェイス・ピン 6.4.2. インテル® Agilex™ FPGA EMIF IPのリソース 6.4.3. インテル® Agilex™ FPGA EMIF IPにおけるピンのガイドライン
6.4.1. インテル® Agilex™ FPGA EMIF IPのインターフェイス・ピン x
6.4.1.1. ピン要件の見積もり 6.4.1.2. DIMMのオプション 6.4.1.3. 最大インターフェイス数
6.4.2. インテル® Agilex™ FPGA EMIF IPのリソース x
6.4.2.1. OCT 6.4.2.2. PLL
6.4.3. インテル® Agilex™ FPGA EMIF IPにおけるピンのガイドライン x
6.4.3.1. インテル® Agilex™ FPGA EMIF IPのバンク 6.4.3.2. 一般的なガイドライン 6.4.3.3. x4 DIMMの実装 6.4.3.4. 特定のピンの接続要件 6.4.3.5. コマンドおよびアドレス信号 6.4.3.6. クロック信号 6.4.3.7. データ、データストローブ、DM/DBI、およびオプションのECC信号
6.5. DDR4におけるボード・デザイン・ガイドライン x
6.5.1. インテル® Agilex™ デバイスでのDDR4の終端 6.5.2. クラムシェル・トポロジー 6.5.3. 一般的なレイアウトの配線ガイドライン 6.5.4. リファレンス・スタックアップ 6.5.5. さまざまなDDR4トポロジーでの インテル® Agilex™ EMIF固有の配線ガイドライン 6.5.6. DDR4の配線ガイドライン: ディスクリート (コンポーネント) トポロジー 6.5.7. インテル® Agilex™ EMIFのピン入れ替えガイドライン
6.5.1. インテル® Agilex™ デバイスでのDDR4の終端 x
6.5.1.1. ダイナミック・オンチップ終端 (OCT) 6.5.1.2. DDR4におけるダイナミック・オンダイ終端 (ODT) 6.5.1.3. インテル® Agilex™ FPGAデバイスでの終端の選択 6.5.1.4. インテル® Agilex™ FPGAデバイスにおけるオンチップ終端に関する推奨事項
6.5.5. さまざまなDDR4トポロジーでの インテル® Agilex™ EMIF固有の配線ガイドライン x
6.5.5.1. UDIMM、RDIMM、LRDIMM、SODIMMのDDR4トポロジーにおける1DPC (チャネルあたり1つのDIMM) 6.5.5.2. UDIMM、RDIMM、LRDIMMのDDR4トポロジーにおける2DPC (チャネルあたり2つのDIMM) 6.5.5.3. SODIMMトポロジーにおける2DPC (チャネルあたり2つのDIMM) 6.5.5.4. DIMMのコンフィグレーションにおけるスキュー・マッチング・ガイドライン 6.5.5.5. メモリー/DIMM側の電力供給に関する推奨事項
6.5.6. DDR4の配線ガイドライン: ディスクリート (コンポーネント) トポロジー x
6.5.6.1. シングルランク x 8ディスクリート (コンポーネント) トポロジー 6.5.6.2. シングルランク x 16ディスクリート (コンポーネント) トポロジー 6.5.6.3. シングルランク x 8およびRランク x 16のディスクリート (コンポーネント) トポロジーにおけるADDR/CMD基準電圧とリセット信号の配線ガイドライン 6.5.6.4. DDR4ディスクリート・コンフィグレーションにおけるスキュー・マッチング・ガイドライン 6.5.6.5. DDR4ディスクリート・コンフィグレーションの電力供給に関する推奨事項
7. インテル® Agilex™ FPGA EMIF IP - QDR-IVのサポート x
7.1. インテル® Agilex™ FPGA EMIF IPのパラメーターの説明 7.2. Intel Agilex External Memory Interfaces Intel Calibration IPのパラメーター 7.3. インテル® Agilex™ FPGA EMIF IPのピンおよびリソースのプランニング 7.4. QDR-IVにおけるボード・デザイン・ガイドライン
7.1. インテル® Agilex™ FPGA EMIF IPのパラメーターの説明 x
7.1.1. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: General 7.1.2. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Memory 7.1.3. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: FPGA I/O 7.1.4. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Mem Timing 7.1.5. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Controller 7.1.6. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Diagnostics 7.1.7. インテルAgilex EMIF IPにおけるQDR-IVのパラメーター: Example Designs
7.3. インテル® Agilex™ FPGA EMIF IPのピンおよびリソースのプランニング x
7.3.1. インテル® Agilex™ FPGA EMIF IPのインターフェイス・ピン 7.3.2. インテル® Agilex™ FPGA EMIF IPのリソース 7.3.3. インテル® Agilex™ FPGA EMIF IPにおけるピンのガイドライン
7.3.1. インテル® Agilex™ FPGA EMIF IPのインターフェイス・ピン x
7.3.1.1. ピン要件の見積もり 7.3.1.2. 最大インターフェイス数
7.3.2. インテル® Agilex™ FPGA EMIF IPのリソース x
7.3.2.1. OCT 7.3.2.2. PLL
7.3.3. インテル® Agilex™ FPGA EMIF IPにおけるピンのガイドライン x
7.3.3.1. インテル® Agilex™ FPGA EMIF IPのバンク 7.3.3.2. 一般的なガイドライン 7.3.3.3. QDR IV SRAMのコマンドとアドレス、AP、およびAINV信号 7.3.3.4. QDR IV SRAMのクロック信号 7.3.3.5. QDR IV SRAMのデータ、DINV、QVLD信号 7.3.3.6. 特定のピンの接続要件 7.3.3.7. リソース共有ガイドライン (複数のインターフェイス)
7.4. QDR-IVにおけるボード・デザイン・ガイドライン x
7.4.1. 一般的なレイアウトの配線ガイドライン 7.4.2. リファレンス・スタックアップ 7.4.3. QDR-IVトポロジーの配線ガイドライン 7.4.4. インテル® Agilex™ EMIFデザイン・ガイドラインの概要
7.4.3. QDR-IVトポロジーの配線ガイドライン x
7.4.3.1. QDR-IVのシングルデバイス・メモリー・トポロジー 7.4.3.2. QDR-IVのコンフィグレーションにおけるスキュー・マッチング・ガイドライン 7.4.3.3. QDR-IVのコンフィグレーションにおける電力供給に関する推奨事項
8. インテル® Agilex™ FPGA EMIF IP – タイミング・クロージャー x
8.1. タイミング・クロージャー 8.2. タイミングの最適化
8.1. タイミング・クロージャー x
8.1.1. タイミング解析
8.1.1. タイミング解析 x
8.1.1.1. PHYまたはコア
9. インテル® Agilex™ FPGA EMIF IP – I/Oのタイミング・クロージャー x
9.1. I/Oのタイミング・クロージャーの概要 9.2. EMIF IPとともに生成される資料 9.3. SPICEデッキ 9.4. ファイルの編成 9.5. 最上位のパラメーター化ファイル 9.6. IPで提供されるパラメーター (場合によってはオーバーライドが必要) 9.7. *_ip_parameters.datファイルの理解とマスクポリゴンの作成 9.8. マルチランク・トポロジー 9.9. ピンの寄生 9.10. マスク評価
9.3. SPICEデッキ x
9.3.1. アドレス/コマンドのシミュレーション・デッキ 9.3.2. FPGA書き込み動作のシミュレーション・デッキ 9.3.3. FPGA読み出し動作のシミュレーション・デッキ
10. インテル® Agilex™ FPGA EMIF IP – コントローラーの最適化 x
10.1. インターフェイス規格 10.2. バンク管理による効率 10.3. データ転送 10.4. コントローラーの効率の改善
10.4. コントローラーの効率の改善 x
10.4.1. オートプリチャージ・コマンド 10.4.2. アディティブ・レイテンシー 10.4.3. バンク・インターリーブ 10.4.4. アディティブ・レイテンシーとバンク・インターリーブ 10.4.5. ユーザーが制御するリフレッシュ 10.4.6. 動作周波数 10.4.7. 連続する読み出しまたは書き込み 10.4.8. データの並べ替え 10.4.9. スタベーション制御 10.4.10. コマンドの並べ替え 10.4.11. 帯域幅 10.4.12. コマンドの優先制御のイネーブル 10.4.13. コントローラーの繰り上げおよび先送りリフレッシュ (DDR4専用)
10.4.1. オートプリチャージ・コマンド x
10.4.1.1. オートプリチャージを使用することによるDDR4インターフェイスでの最大メモリー帯域幅の実現
11. インテル® Agilex™ FPGA EMIF IP – デバッグ x
11.1. インターフェイスのコンフィグレーションにおける性能の問題 11.2. 機能的な問題の評価 11.3. タイミング問題の特徴 11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証 11.5. ハードウェアのデバッグ・ガイドライン 11.6. ハードウェアの問題の分類 11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ 11.8. デフォルトのトラフィック・ジェネレーターの使用 11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用 11.10. EMIFオンチップ・デバッグ・ポート 11.11. Efficiency Monitor
11.1. インターフェイスのコンフィグレーションにおける性能の問題 x
11.1.1. インターフェイス・コンフィグレーションのボトルネックと効率に関する問題
11.2. 機能的な問題の評価 x
11.2.1. インテル® IPのメモリーモデル 11.2.2. ベンダーより提供されるメモリーモデル 11.2.3. トランスクリプト・ウィンドウのメッセージ 11.2.4. サンプルドライバーを変更することによる失敗の再現
11.3. タイミング問題の特徴 x
11.3.1. FPGAのタイミング問題の評価 11.3.2. 外部メモリー・インターフェイスのタイミング問題の評価
11.4. Signal Tapロジック・アナライザーでのメモリーIPの検証 x
11.4.1. Signal Tapロジック・アナライザーでモニターする信号
11.5. ハードウェアのデバッグ・ガイドライン x
11.5.1. 同じ問題を示す単純化されたデザインの作成 11.5.2. 電源供給ネットワークの測定 11.5.3. シグナル・インテグリティーとセットアップおよびホールドマージンの測定 11.5.4. 電圧の変更 11.5.5. 低速での動作 11.5.6. ソフトウェアの以前のバージョンに問題が存在するかの特定 11.5.7. ソフトウェアの現在のバージョンに問題が存在するかの特定 11.5.8. 異なるPCBでの判断 11.5.9. 他のコンフィグレーションでの判断 11.5.10. デバッグのチェックリスト
11.6. ハードウェアの問題の分類 x
11.6.1. シグナル・インテグリティーの問題 11.6.2. ハードウェアとキャリブレーションの問題
11.6.1. シグナル・インテグリティーの問題 x
11.6.1.1. シグナル・インテグリティーの問題の特徴 11.6.1.2. シグナル・インテグリティーの問題の評価
11.6.1.2. シグナル・インテグリティーの問題の評価 x
11.6.1.2.1. スキュー 11.6.1.2.2. クロストーク 11.6.1.2.3. 電力システム 11.6.1.2.4. クロック信号 11.6.1.2.5. アドレスおよびコマンド信号 11.6.1.2.6. 読み出しデータの有効ウィンドウとアイ・ダイアグラム 11.6.1.2.7. 書き込みデータの有効ウィンドウとアイ・ダイアグラム 11.6.1.2.8. OCTとODTの使用
11.6.2. ハードウェアとキャリブレーションの問題 x
11.6.2.1. ポストアンブルのタイミング問題とマージン 11.6.2.2. 断続的な問題の評価 11.6.2.3. メモリーのタイミング・パラメーターの評価 11.6.2.4. ボードに正しいメモリー・コンポーネントまたはDIMMが取り付けられていることの確認
11.7. 外部メモリー・インターフェイス・デバッグ・ツールキットを使用したデバッグ x
11.7.1. EMIFデバッグ・ツールキットを使用する際の前提条件 11.7.2. ツールキットを使用するためのデザインのコンフィグレーション 11.7.3. EMIFデバッグ・ツールキットの起動 11.7.4. EMIFデバッグ・ツールキットの使用 11.7.5. エクスポート・テーブル 11.7.6. Eye Viewerにおけるレポートのグラフィカル表示
11.7.2. ツールキットを使用するためのデザインのコンフィグレーション x
11.7.2.1. デバッグ・ツールキットを備えるデザイン例の生成 11.7.2.2. 複数の外部メモリー・インターフェイスを備えるデザイン例の作成 11.7.2.3. 既存のデザインでのEMIFツールキットのイネーブル
11.7.4. EMIFデバッグ・ツールキットの使用 x
11.7.4.1. Memory Configurationタブ 11.7.4.2. Calibrationタブ 11.7.4.3. キャリブレーションの問題をデバッグするためのガイドライン 11.7.4.4. Calibration Reportタブ 11.7.4.5. Calibrate Terminationタブ 11.7.4.6. Vref Marginingタブ 11.7.4.7. Driver Marginingタブ 11.7.4.8. ISSPタブ 11.7.4.9. Pin Delay Settingsタブ
11.7.4.2. Calibrationタブ x
11.7.4.2.1. キャリブレーションの再実行 11.7.4.2.2. トラフィック・ジェネレーターの再実行
11.7.4.3. キャリブレーションの問題をデバッグするためのガイドライン x
11.7.4.3.1. キャリブレーション・レポートの情報を使用してのキャリブレーション・エラーのデバッグ 11.7.4.3.2. アドレスおよびコマンドのレベリング・キャリブレーション・エラーのデバッグ 11.7.4.3.3. アドレスおよびコマンドのデスキューエラーのデバッグ 11.7.4.3.4. DQSイネーブルエラーのデバッグ 11.7.4.3.5. 読み出しのデスキュー・キャリブレーション・エラーのデバッグ 11.7.4.3.6. VREFINキャリブレーション・エラーのデバッグ 11.7.4.3.7. LFIFOキャリブレーション・エラーのデバッグ 11.7.4.3.8. 書き込みレベリングエラーのデバッグ 11.7.4.3.9. 書き込みのデスキュー・キャリブレーション・エラーのデバッグ 11.7.4.3.10. VREFOUTキャリブレーション・エラーのデバッグ
11.8. デフォルトのトラフィック・ジェネレーターの使用 x
11.8.1. デフォルトのトラフィック・ジェネレーターのステータスの読み取り 11.8.2. デフォルトのトラフィック・ジェネレーターを使用しての無限トラフィックの実行 11.8.3. デフォルトのトラフィック・ジェネレーターのリセットトリガーの変更 11.8.4. Signal Tapでの生成されたトラフィックの観察
11.9. コンフィグレーション可能なトラフィック・ジェネレーター (TG2) の使用 x
11.9.1. デザイン例でのトラフィック・ジェネレーターのイネーブル 11.9.2. トラフィック・ジェネレーター・ブロックの説明 11.9.3. デフォルトのトラフィック・パターン 11.9.4. コンフィグレーション・レジスターとステータスレジスター 11.9.5. ユーザーパターン 11.9.6. トラフィック・ジェネレーターのステータス 11.9.7. トラフィック・ジェネレーターでのトラフィックの開始 11.9.8. トラフィック・ジェネレーターのコンフィグレーション・ユーザー・インターフェイス
11.9.5. ユーザーパターン x
11.9.5.1. Test Duration/Instructionパターン 11.9.5.2. Addressパターン 11.9.5.3. データパターンとバイト・イネーブル
11.9.5.2. Addressパターン x
11.9.5.2.1. アドレス・ジェネレーターのモード 11.9.5.2.2. アドレス・ジェネレーターのMSBインデックス 11.9.5.2.3. アドレス・ジェネレーターの有効幅 11.9.5.2.4. アドレス・ジェネレーターの相対頻度 11.9.5.2.5. アドレスパターン例 - ベーシックモード 11.9.5.2.6. アドレスパターン例 - アドバンスト・モード
11.9.8. トラフィック・ジェネレーターのコンフィグレーション・ユーザー・インターフェイス x
11.9.8.1. トラフィック・ジェネレーターの接続 11.9.8.2. トラフィック・ジェネレーターのコンフィグレーション 11.9.8.3. トラフィック・ジェネレーターのプリセットの選択 11.9.8.4. トラフィック・ジェネレーターのステータスレポート 11.9.8.5. TG2トラフィック・ジェネレーターのコンフィグレーション例
11.10. EMIFオンチップ・デバッグ・ポート x
11.10.1. オンチップ・デバッグ・ポートのイネーブル 11.10.2. I/O SSM calbusブリッジのデータ構造と使用法 11.10.3. I/O SSMユーザーRAMのデータ構造と使用法 11.10.4. デバッグ・インターフェイスの構造 11.10.5. 例: オンチップ・デバッグ・ポートでのキャリブレーション結果とマージンの読み取り
11.10.3. I/O SSMユーザーRAMのデータ構造と使用法 x
11.10.3.1. パラメーター・テーブル 11.10.3.2. パラメーター・テーブルの列挙型
11.10.3.1. パラメーター・テーブル x
11.10.3.1.1. グローバル・パラメーター・テーブル 11.10.3.1.2. 各インターフェイスのパラメーター・テーブルの構造 11.10.3.1.3. パラメーター・テーブルの配列
11.10.4. デバッグ・インターフェイスの構造 x
11.10.4.1. デバッグデータの構造 11.10.4.2. デバッグの列挙型
11.11. Efficiency Monitor x
11.11.1. デザイン例でのEfficiency Monitorのイネーブル 11.11.2. Efficiency Monitorブロックの詳細 11.11.3. コントロール・レジスターおよびステータスレジスター 11.11.4. Efficiency Monitor Toolkitの起動
1. 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPについて
2. インテル® Agilex™ FPGA EMIF IP – 概要
3. インテル® Agilex™ FPGA EMIF IP - 製品アーキテクチャー
4. インテル® Agilex™ FPGA EMIF IP - エンドユーザーの信号
5. インテル® Agilex™ FPGA EMIF IP - メモリーIPのシミュレーション
6. インテル® Agilex™ FPGA EMIF IP – DDR4のサポート
7. インテル® Agilex™ FPGA EMIF IP - QDR-IVのサポート
8. インテル® Agilex™ FPGA EMIF IP – タイミング・クロージャー
9. インテル® Agilex™ FPGA EMIF IP – I/Oのタイミング・クロージャー
10. インテル® Agilex™ FPGA EMIF IP – コントローラーの最適化
11. インテル® Agilex™ FPGA EMIF IP – デバッグ
12. 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド・アーカイブ
13. 外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイドの改訂履歴

4.4.12. sideband0

アドレス=43 (32ビット)

フィールド ビットHigh ビットLow 説明 アクセス
mr_cmd_trigger 0 0 アサートされると、モード・レジスター・コマンドの実行をトリガーします。 読み出し/書き込み
レベル 2 の表題