外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

9.3.3. FPGA読み出し動作のシミュレーション・デッキ

FPGA読み出しに向けたシミュレーション・デッキでは、読み出し動作のチャネル特性を評価することができます。

次の図は、FPGA読み出しに向けたSPICEシミュレーション・デッキの構成を示しています。FPGA読み出しシミュレーション・デッキの構成は、アクティブ・メモリー・ランクがドライバーとして機能し、FPGAがレシーバーとして機能することを除いて、FPGA書き込みシミュレーション・デッキの構成と同じです。最上位のパラメーター化ファイルにより、電気的設定はすべて、IPのコンフィグレーション時に選択されたRTT_WRおよびOCT_INのオプションと一致するようにコンフィグレーションされます。

シミュレーション・デッキでは、エッジにアライメントされているストローブパターンを生成し、従来の読み出し動作におけるDQSペアの動作をモデル化します。FPGA書き込みに向けたシミュレーション・デッキと同様に、レーン内のピン2は被害側のピンであり、反復するPRBS-10パターンで駆動されます。他のDQおよび読み出しDBIピン (該当する場合) はすべて加害側であり、PRBS-15パターンで駆動されます。

図 148. FPGA読み出しに向けたシミュレーション・デッキの構造