外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

7.4.1. 一般的なレイアウトの配線ガイドライン

インテル® Agilex™ デバイスにおけるFPGAからメモリーへの配線に関しては、このセクションのガイドラインに従います。

最大のチャネルマージンを実現するには、レイアウトの設計段階で次の一般的な配線の最適化を検討する必要があります。

  • メモリー・インターフェイスを配線する際は、プレーンの分割やボイドのないソリッド・グランド・リファレンス・プレーンがあることを確認し、途切れることのない電流のリターンパスを保証します。
  • 層移動における信号のビアには、グランド・スティッチング・ビアを近くに配置する必要があります。位置は、80ミル以内の距離 (近いほど良い) で、信号ビアの間にすることにより、信号ビア間のクロストークを最小減に抑えます。不要な信号層の移動は避け、クロストーク、損失、およびスキューを最小限に抑えます。
  • トレース・インピーダンスは、シグナル・インテグリティーにおいて重要な役割を果たします。ボード設計者は、このドキュメントのガイドラインに従い、各信号グループとコンフィグレーションのインピーダンスに関する推奨事項を満たす必要があります。リファレンスのスタックアップとは異なるスタックアップをPCBのデザインで使用する場合は、トレースの幅とジオメトリーを調整し、インピーダンスに関する推奨事項を満たす必要があります。
  • インテル® では、信号配線の方向を変える際は、45度の角度 (90度の鋭角ではない配線) を使用することを推奨しています。蛇行する配線には3×hの間隔を使用します。このhは、トレースから最も近いGND基準面までの高さまたは距離です。
  • 信号のリターンパスでは、信号を電源プレーンとグランドプレーンの両方に同時にリファレンスすること (デュアル・リファレンス) は避けてください。これが避けられない場合は、近いほうの基準プレーンがソリッドグランドであり、離れているほうの電源プレーンにノイズがないことを確認します。
  • 2つの内部信号層を互いに隣接させて配線することは避けてください (デュアル・ストリップライン・ルーティング)。これを回避できない場合は、2つの信号層間で角度が付いた配線を使用し、層間のクロストークと結合を最小限に抑えます。
  • 時間領域の長さとスキュー・マッチングの規則に従い、インターフェイスがタイミング要件を満たすことを保証します。同じバイトまたはグループからの信号を同じ層に配線し、層移動の長さの違いによって引き起こされる位相の外れたクロストークを回避する必要があります。
  • 最適なメモリー・インターフェイスのマージンを実現するため、 インテル® では、アドレス、コマンド、およびコントロール信号を浅い層に配線することを推奨しています。浅い層とは、PCBコアの上にある層で、ここではビアの移動長が短くなります。
  • 65ミルより厚いボードの場合、 インテル® では、隣接するFPGA EMIF BGA/ボール列を交互にボードの深いビア移動とボードの浅いビア移動にすることで、隣接するバイト間のクロストークを最小限に抑えることを推奨しています。次の図は、この方法を表しています。
    図 141. 隣接するバイト間のクロストーク抑制に推奨される隣接ビアの交互移動