外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

4.1.1.4. DDR4のpll_locked

PLLロック信号です。
表 17.  インターフェイス: pll_lockedインターフェイス・タイプ: コンジット
ポート名 方向 詳細
pll_locked 出力 PLLのロック信号で、PLLがロックされているかを示します。