外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
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ドキュメント目次

11.8.3. デフォルトのトラフィック・ジェネレーターのリセットトリガーの変更

生成されると、デザイン例のプロジェクトは、local_reset_req信号のアクティブHighリセットパルスに応答します。

以前のデバイスファミリーで一般的であったレベルセンシティブ、通常はアクティブLowのリセット信号が必要な場合は、次のRTLの変更をed_synth.vファイルに行うことにより、デザイン例のリセット信号を反転することができます。

  • ワイヤー宣言セクションに次の2行を追加します。
    wire reset_invert;
    assign reset_invert = !local_reset_req;
    
  • リセットブロックがインスタンス化される位置でlocal_reset_reqを変更し、reset_invertと呼ばれる反転リセット信号に接続します。
    ed_synth_local_reset_combiner local_reset_combiner (
    .clk
    (emif_fm0_0_pll_ref_clk_out_clk),
    .reset_n
    (emif_fm0_0_pll_locked_pll_locked),
    .local_reset_req
    (local_reset_req),
    .local_reset_req
    (reset_invert),
    .local_reset_req_out_0
    (local_reset_combiner_local_reset_req_out_0_local_reset_req),
    .local_reset_done
    (local_reset_done),
    .local_reset_done_in_0
    (emif_fm0_0_local_reset_status_local_reset_done)
    );

さらに、解析とエラボレーションを実行することにより、プロジェクトの構造を表示し、割り当てを確認することが推奨されます (必須ではありません)。