外部メモリー・インターフェイス・ インテル® Agilex™ FPGA IPユーザーガイド

ID 683216
日付 6/20/2022
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次

3.3. インテル® Agilex™ EMIFのキャリブレーション

キャリブレーション・プロセスでは、外部メモリー・インターフェイスのスキューと遅延を補正します。

キャリブレーション・プロセスにより、システムでは次のような要因による影響を補正することができます。

  • セットアップ/ホールド時間およびVrefの変動など、タイミングおよび電気的な制約
  • スキュー、フライバイの影響、製造時のばらつきなど、回路基板とパッケージ上の要因
  • 電圧や温度の変動などの環境上の不確実性
  • 高速オペレーションに付随する小さなマージンにおける厳しい要求

特定の外部メモリー・インターフェイスでは、キャリブレーションは可能な限り複数のピンで並行して行われます。ただし、一部の動作に関しては、個々のバイトレーンで順次行われます。行内のインターフェイスは、Calibration IPに接続されている順にキャリブレーションされます (最初にcalbus_0に接続しているインターフェイス、次にcalbus_1に接続しているインターフェイス、その後も同様に続きます)。

注:

キャリブレーション・プロセスは、堅牢なEMIFの動作に向けてマージンを最大化することを目的としています。不適切なPCBのレイアウトを補償することはできません。PCBに関連するキャリブレーションできない問題には、次のような例が含まれます。

  • バイトレーン内の信号間の過度のスキュー
  • 複数のビア、インピーダンスの不一致、不連続性など、最適ではないトレーストポロジーによって引き起こされるシンボル間干渉
  • 同時に切り替わる信号の影響 (不十分なトレース間隔、ブロードサイド結合、またはレイヤー間結合によって引き起こされる被害/加害の結合)
  • 不適切なプレーンのリファレンス、スプリットプレーンの交差、ノイズ源 (スイッチング電源や他の高周波ノイズ発生器など) に非常に近い信号の配線などの電気的なノイズの影響
  • PCBのトレース・インピーダンスに対してFPGA/DRAM側の送信/受信終端が不適切に選択されている、または複数ロードによるアドレス/コマンドまたはデータバスへの超過負荷などのインピーダンスの不一致